intel F-Tile Interlaken FPGA IDesign Example የተጠቃሚ መመሪያ

 

ለIntel® Quartus® Prime Design Suite ተዘምኗል፡ 21.4
የአይፒ ስሪት: 3.1.0

1. ፈጣን ጅምር መመሪያ

የF-Tile Interlaken Intel® FPGA IP ኮር የማስመሰል የሙከራ ቤንች እና የሃርድዌር ዲዛይን የቀድሞ ያቀርባልampማጠናቀር እና የሃርድዌር ሙከራን የሚደግፍ። ንድፍ ሲፈጥሩ example, የመለኪያ አርታዒው በራስ-ሰር ይፈጥራል fileንድፉን ለመምሰል, ለማጠናቀር እና ለመሞከር አስፈላጊ ነው.

የ testbench እና ንድፍ example NRZ እና PAM4 ሁነታን ለF-tile መሳሪያዎች ይደግፋል።
F-Tile Interlaken Intel FPGA IP ኮር ንድፍ ያመነጫል examples ለሚከተሉት የሚደገፉ የመንገዶች ብዛት እና የውሂብ ተመኖች ጥምረት።

ሠንጠረዥ 1. በአይፒ የሚደገፉ የሌኖች ብዛት እና የውሂብ ተመኖች ጥምረት
የሚከተሉት ጥምረቶች በIntel Quartus® Prime Pro Edition ሶፍትዌር ስሪት 21.4 ውስጥ ይደገፋሉ። ሁሉም
ሌሎች ውህዶች ወደፊት በሚመጣው የኢንቴል ኳርትስ ፕራይም ፕሮ እትም ውስጥ ይደገፋሉ።

 

ምስል 1. ለንድፍ የእድገት ደረጃዎች Example

(1) ይህ ተለዋጭ የኢንተርላከን እይታ ጎን ሁነታን ይደግፋል።
(2) ለ10-ሌይን ውቅር ንድፍ፣ የF-tile 12 መስመሮችን TX PMA ይፈልጋል የሰርጡን skew ለመቀነስ የታሰረ ትራንሴቨር ክሎቲንግን ለማንቃት።

*ሌሎች ስሞች እና የንግድ ምልክቶች እንደሌሎች ንብረት ሊጠየቁ ይችላሉ።

የF-Tile Interlaken Intel FPGA IP ኮር ንድፍ የቀድሞample የሚከተሉትን ባህሪያት ይደግፋል:

• የውስጥ TX ወደ RX ተከታታይ loopback ሁነታ
• ቋሚ መጠን ፓኬቶችን በራስ-ሰር ያመነጫል።
• መሰረታዊ የፓኬት የማጣራት ችሎታዎች
• ለዳግም ሙከራ ዓላማ ንድፉን እንደገና ለማስጀመር የSystem ኮንሶልን የመጠቀም ችሎታ

ምስል 2. የከፍተኛ ደረጃ አግድ ንድፍ

ተዛማጅ መረጃ

• F-Tile Interlaken Intel FPGA IP የተጠቃሚ መመሪያ
• F-Tile Interlaken Intel FPGA IP የመልቀቅ ማስታወሻዎች

1.1. የሃርድዌር እና የሶፍትዌር መስፈርቶች
የቀድሞውን ለመፈተሽampንድፍ ፣ የሚከተሉትን ሃርድዌር እና ሶፍትዌሮችን ይጠቀሙ

• Intel Quartus Prime Pro እትም ሶፍትዌር ስሪት 21.4
• የስርዓት ኮንሶል ከ Intel Quartus Prime Pro እትም ሶፍትዌር ጋር ይገኛል።
• የሚደገፍ አስመሳይ፡-
  - ሲኖፕሲዎች* ቪሲኤስ*
  - ሲኖፕሲዎች VCS MX
  — ሲመንስ* EDA ሞዴል ሲም* SE ወይም Questa*
  - Cadence* Xcelium*
• Intel Agilex™ I-Series Transceiver-SoC Development Kit

1.2. ንድፉን በማመንጨት ላይ
ምስል 3. የአሰራር ሂደት

ንድፍ ለማመንጨት እነዚህን ደረጃዎች ይከተሉ example እና testbench:

1. በ Intel Quartus Prime Pro እትም ሶፍትዌር ውስጥ፣ ጠቅ ያድርጉ File ➤ አዲስ የፕሮጀክት ዊዛርድ አዲስ የኢንቴል ኳርተስ ፕራይም ፕሮጄክት ለመፍጠር ወይም ጠቅ ያድርጉ File ➤የኢንቴል ኳርተስ ፕራይም ፕሮጄክት ለመክፈት ፕሮጄክት ይክፈቱ። ጠንቋዩ መሣሪያን እንዲገልጹ ይጠይቅዎታል።
2. የመሣሪያውን ቤተሰብ አጊሊክስ ይግለጹ እና ለንድፍዎ መሣሪያን ከF-Tile ጋር ይምረጡ።
3. በአይፒ ካታሎግ ውስጥ F-Tile Interlaken Intel FPGA IP ያግኙ እና ሁለቴ ጠቅ ያድርጉ። አዲሱ የአይፒ ተለዋጭ መስኮት ይታያል።
4. የከፍተኛ ደረጃ ስም ይግለጹ ለእርስዎ ብጁ IP ልዩነት. የመለኪያ አርታዒው የአይፒ ልዩነት ቅንብሮችን ያስቀምጣል። file የሚል ስያሜ ተሰጥቶታል። .አይ.ፒ.
5. እሺን ጠቅ ያድርጉ። የመለኪያ አርታዒው ይታያል.

ምስል 4. ዘፀample ንድፍ ትር

6. በአይፒ ትሩ ላይ ለአይፒ ኮር ልዩነትዎ መለኪያዎችን ይግለጹ።
7. በኤክስample Design tab, testbench ለማመንጨት የ Simulation የሚለውን ይምረጡ. የሃርድዌር ዲዛይን ለማመንጨት የSynthesis አማራጭን ይምረጡampለ. የዲዛይኑን የቀድሞ ለማመንጨት ቢያንስ ከ Simulation እና Synthesis አማራጮች አንዱን መምረጥ አለብዎትampለ.
8. ለመነጨ HDL ቅርጸት ሁለቱም Verilog እና VHDL አማራጭ አሉ።
9. ለዒላማ ልማት ኪት፣ Agilex I-Series Transceiver-SOC Development Kit የሚለውን ይምረጡ።

ማሳሰቢያ፡ የዴቬሎፕመንት ኪት አማራጩን ሲመርጡ የፒን ስራዎቹ የሚዘጋጁት በIntel Agilex I-Series Transceiver-SoC Development Kit መሳሪያ ክፍል ቁጥር (AGIB027R31B1E2VR0) መሰረት ነው እና ከመረጡት መሳሪያ ሊለያዩ ይችላሉ። ዲዛይኑን በሃርድዌር ላይ በተለየ PCB ላይ ለመሞከር ካሰቡ፣የልማት ኪት አማራጭን ይምረጡ እና ተገቢውን የፒን ስራዎችን በ.qsf ያድርጉ። file
10. ፍጠርን ጠቅ ያድርጉ Example ንድፍ. የ ምረጥ Example ንድፍ ማውጫ መስኮት ይታያል.
11. ንድፍ መቀየር ከፈለጉ example directory ዱካ ወይም ከሚታየው ነባሪዎች ስም (ilk_f_0_example_design)፣ ወደ አዲሱ መንገድ ያስሱ እና አዲሱን ንድፍ ይተይቡ የቀድሞample ማውጫ ስም.
12. እሺን ጠቅ ያድርጉ.

ማስታወሻ፡ በF-Tile Interlaken Intel FPGA IP ንድፍ ውስጥ ለምሳሌample, አንድ SystemPLL በራስ-ሰር በቅጽበት ነው, እና F-Tile Interlaken ኢንቴል FPGA IP ኮር ጋር የተገናኘ ነው. በንድፍ ውስጥ ያለው የSystemPLL ተዋረድ መንገድampለ:

example_design.test_env_inst.test_dut.dut.pll

በንድፍ ውስጥ ያለው SystemPLLample ከትራንስሲቨር ጋር ተመሳሳይ የሆነ 156.26 ሜኸ ማጣቀሻ ሰዓት ይጋራል።

1.3. ማውጫ መዋቅር
የ F-Tile Interlaken Intel FPGA IP ኮር የሚከተሉትን ያመነጫል files ለንድፍ
exampላይ:
ምስል 5. የማውጫ መዋቅር

ሠንጠረዥ 2. የሃርድዌር ዲዛይን Example File መግለጫዎች
እነዚህ files ውስጥ ናቸውample_installation_dir>/ilk_f_0_example_design ማውጫ።

ሠንጠረዥ 3. Testbench File መግለጫ
ይህ file ውስጥ ነው።ample_installation_dir>/ilk_f_0_example_design/ለምሳሌample_design/rtl ማውጫ።

ሠንጠረዥ 4. Testbench ስክሪፕቶች
እነዚህ files ውስጥ ናቸውample_installation_dir>/ilk_f_0_example_design/ለምሳሌample_design / testbench ማውጫ.

1.4. ዲዛይኑን ማስመሰል Example Testbench
ምስል 6. የአሰራር ሂደት

የሙከራ ወንበሩን ለማስመሰል እነዚህን ደረጃዎች ይከተሉ፡-

1. በትዕዛዝ መጠየቂያው ላይ ወደ testbench simulation ማውጫ ይቀይሩ። ማውጫው መንገድ ነው።ample_installation_dir>/ ለምሳሌample_design / testbench.
2. ለመረጡት የሚደገፍ ሲሙሌተር የማስመሰል ስክሪፕቱን ያሂዱ። ስክሪፕቱ በሲሙሌተሩ ውስጥ ያለውን የሙከራ ቤንች ያጠናቅራል እና ያስኬዳል። ማስመሰል ከተጠናቀቀ በኋላ የ SOP እና EOP ቆጠራዎች እንደሚዛመዱ ስክሪፕትዎ ማረጋገጥ አለበት።

ሠንጠረዥ 5. ማስመሰልን ለማስኬድ ደረጃዎች

3. ውጤቱን ይተንትኑ. የተሳካ ማስመሰል ፓኬቶችን ይልካል እና ይቀበላል እና “Test PASSED”ን ያሳያል።
የዲዛይኑ የ testbench exampየሚከተሉትን ተግባራት ያጠናቅቃል-

• የF-Tile Interlaken Intel FPGA IP ኮርን ያፋጥናል።
• የPHY ሁኔታን ያትማል።
• የሜታፍራም ማመሳሰልን (SYNC_LOCK) እና የቃል (ማገድ) ድንበሮችን ይፈትሻል
  (WORD_LOCK)።
• ነጠላ መስመሮች ተቆልፈው እስኪሰለፉ ይጠብቃል።
• ፓኬቶችን ማስተላለፍ ይጀምራል.
• የፓኬት ስታቲስቲክስን ይፈትሻል፡
  - CRC24 ስህተቶች
  - SOPs
  - EOPs

የሚከተሉት sample ውፅዓት የተሳካ የማስመሰል ሙከራን ያሳያል፡-

ማስታወሻ፡ የኢንተርላከን ንድፍ ምሳሌample simulation testbench 100 ፓኬጆችን በመላክ 100 ፓኬጆችን ይቀበላል።

የሚከተሉት sample ውፅዓት ለኢንተርላከን እይታ ጎን ሁነታ የተሳካ የማስመሰል ሙከራን ያሳያል፡-

1.5. የሃርድዌር ዲዛይን ማጠናቀር እና ማዋቀር Example

1. የቀድሞውን ያረጋግጡampየንድፍ ማመንጨት ተጠናቅቋል.
2. በIntel Quartus Prime Pro እትም ሶፍትዌር ውስጥ የIntel Quartus Prime ፕሮጄክትን ይክፈቱample_installation_dir>/ ለምሳሌample_design.qpf>።
3. በላዩ ላይ በማቀነባበር ላይ ምናሌ, ጠቅ ያድርጉ ማጠናቀር ጀምር.
4. ከተሳካ ጥንቅር በኋላ, አንድ .sof file በተጠቀሰው ማውጫዎ ውስጥ ይገኛል።
   ሃርድዌርን ለማቀድ እነዚህን ደረጃዎች ይከተሉampበኢንቴል አጊሊክስ መሳሪያ ላይ ከF-tile ጋር ዲዛይን ማድረግ፡-
   ሀ. የዴቬሎፕመንት ኪቱን ከአስተናጋጁ ኮምፒውተር ጋር ያገናኙ።
   ለ. የእድገት ኪት አካል የሆነውን የሰዓት መቆጣጠሪያ መተግበሪያን ያስጀምሩ። ለዲዛይኑ የቀድሞ አዲስ ድግግሞሾችን ያዘጋጁampእንደሚከተለው
   • ለNRZ ሁነታ፡-
   — Si5391 (U18)፣ OUT0: በእርስዎ የንድፍ ፍላጎት መሰረት ወደ pll_ref_clk(3) ዋጋ ያዘጋጁ።
   • ለ PAM ሁነታ፡-
   — Si5391 (U45)፣ OUT1: በእርስዎ የንድፍ ፍላጎት መሰረት ወደ pll_ref_clk(3) ዋጋ ያዘጋጁ።
   — Si5391 (U19)፣ OUT1: በእርስዎ የንድፍ ፍላጎት መሰረት ወደ mac_pll_ref_clk(3) ዋጋ ያዘጋጁ። ሐ. ጠቅ ያድርጉ መሳሪያዎች ➤ ፕሮግራመር ➤ ሃርድዌር ማዋቀር።
   መ. ፕሮግራሚንግ መሳሪያ ይምረጡ። የIntel Agilex I-Series Transceiver-SoC Development Kit ያክሉ።
   ሠ. መሆኑን ያረጋግጡ ሁነታ ተዘጋጅቷል። JTAG.
   ረ. የ Intel Agilex I-Series መሣሪያን ይምረጡ እና ጠቅ ያድርጉ መሣሪያ ያክሉ. ፕሮግራመር በቦርድዎ ላይ ባሉ መሳሪያዎች መካከል ያለውን ግንኙነት የሚያሳይ ንድፍ ያሳያል።
   ሰ. ለ ሣጥኑ ላይ ምልክት ያድርጉ.ሶፍ.
   ሸ. በ ውስጥ ባለው ሳጥን ውስጥ ምልክት ያድርጉ ፕሮግራም/አዋቅር አምድ.
   እኔ. ጠቅ ያድርጉ ጀምር.

1.6. የሃርድዌር ዲዛይን መሞከር Example
የF-tile Interlaken Intel FPGA IP ንድፍን ካጠናቀሩ በኋላampእና መሳሪያዎን ያዋቅሩት፣ የአይ ፒ ኮርን እና መዝገቦቹን ለማዘጋጀት የSystem Consoleን መጠቀም ይችላሉ።

የሲስተም ኮንሶሉን ለማምጣት እና የሃርድዌር ንድፍን ለመሞከር እነዚህን ደረጃዎች ይከተሉampላይ:

• ለCRC32፣ CRC24 እና አራሚ ምንም ስህተቶች የሉም።
• የሚተላለፉ SOPs እና EOPs ከተቀበሉት SOPs እና EOPs ጋር መመሳሰል አለባቸው።

የሚከተሉት sample ውፅዓት በኢንተርላከን ሁነታ የተሳካ ሙከራን ያሳያል፡-

የሚከተሉት sample ውፅዓት በInterlaken Lookside mode ውስጥ የተሳካ ሙከራን ያሳያል፡-

 

2. ንድፍ Exampመግለጫ

ንድፍ example የኢንተርላከን IP ኮር ተግባራትን ያሳያል።

2.1. ንድፍ Example ክፍሎች
የቀድሞample ንድፍ የስርዓት እና የ PLL ማጣቀሻ ሰዓቶችን እና አስፈላጊ የንድፍ ክፍሎችን ያገናኛል. የቀድሞample ንድፍ የአይፒ ኮርን በውስጣዊ loopback ሁነታ ያዋቅራል እና በአይፒ ኮር TX የተጠቃሚ ውሂብ ማስተላለፊያ በይነገጽ ላይ ፓኬቶችን ያመነጫል። የአይፒ ኮር እነዚህን እሽጎች በውስጣዊ የሎፕባክ መንገድ በትራንስሲቨር በኩል ይልካል።

የአይፒ ኮር ተቀባይ በ loopback ዱካ ላይ ያሉትን እሽጎች ከተቀበለ በኋላ የኢንተርላከን ፓኬጆችን ያስኬዳል እና በ RX የተጠቃሚ ውሂብ ማስተላለፊያ በይነገጽ ላይ ያስተላልፋል። የቀድሞample ንድፍ ፓኬጆቹ የተቀበሉት እና የሚተላለፉ መሆናቸውን ያረጋግጣል።

የF-Tile Interlaken Intel FPGA IP ንድፍ የቀድሞample የሚከተሉትን አካላት ያካትታል:

1. F-Tile Interlaken Intel FPGA IP ኮር
2. ፓኬት ጀነሬተር እና ፓኬት ፈታሽ
3. F-Tile Reference እና System PLL ሰዓቶች ኢንቴል FPGA IP ኮር

2.2. ንድፍ Example ፍሰት
የF-Tile Interlaken Intel FPGA IP ሃርድዌር ንድፍ ምሳሌampየሚከተሉትን ደረጃዎች ያጠናቅቃል-

1. የF-tile Interlaken Intel FPGA IP እና F-Tileን ዳግም ያስጀምሩ።
2. ዳግም ማስጀመርን በInterlaken IP (የስርዓት ዳግም ማስጀመር) እና F-tile TX (tile_tx_rst_n) ላይ ይልቀቁ።
3. የF-tile Interlaken Intel FPGA አይፒን በውስጥ መልሶ መመለሻ ሁነታ ያዋቅራል።
4. የF-tile RX (tile_rx_rst_n) ዳግም ማስጀመርን ይልቀቁ።
5. በክፍያ ጭነት ውስጥ አስቀድሞ የተወሰነ ውሂብ ያለው የኢንተርላከን ፓኬቶች ዥረት ወደ TX የተጠቃሚ ውሂብ ማስተላለፊያ በይነገጽ ወደ IP core ይልካል።
6. የተቀበሉትን እሽጎች ይፈትሻል እና ሁኔታውን ሪፖርት ያደርጋል። በሃርድዌር ንድፍ ውስጥ የተካተተው የፓኬት አረጋጋጭample የሚከተሉትን መሰረታዊ የፓኬት የማጣራት ችሎታዎችን ይሰጣል።
   • የተላለፈው የፓኬት ቅደም ተከተል ትክክል መሆኑን ያረጋግጡ።
   • መረጃው በሚተላለፍበት እና በሚደርሰበት ጊዜ የፓኬት ጅምር (SOP) እና የፓኬት መጨረሻ (EOP) ቆጠራን በማረጋገጥ የተቀበለው መረጃ ከተጠበቀው እሴት ጋር መዛመዱን ያረጋግጣል።

*ሌሎች ስሞች እና የንግድ ምልክቶች እንደሌሎች ንብረት ሊጠየቁ ይችላሉ።

2.3. የበይነገጽ ምልክቶች
ሠንጠረዥ 6. ንድፍ Exampየ በይነገጽ ምልክቶች

2.4. ካርታ ይመዝገቡ

ማስታወሻ፡-

• ንድፍ Exampየመመዝገቢያ አድራሻ የሚጀምረው በ0x20** ሲሆን የኢንተርላከን IP ኮር መመዝገቢያ አድራሻ በ0x10** ይጀምራል።
• የF-tile PHY መመዝገቢያ አድራሻ በ0x30** ይጀምራል የF-tile FEC መመዝገቢያ አድራሻ በ0x40** ይጀምራል። የFEC ምዝገባ በPAM4 ሁነታ ብቻ ይገኛል።
• የመዳረሻ ኮድ፡ RO—ተነባቢ ብቻ፣ እና RW— አንብብ/ጻፍ።
• የስርዓት ኮንሶል ዲዛይኑን ያነባል example ይመዘግባል እና የፈተናውን ሁኔታ በስክሪኑ ላይ ያሳውቃል።

ሠንጠረዥ 7. ንድፍ Exampካርታ ይመዝገቡ

ሠንጠረዥ 8. ንድፍ Exampለ Interlaken Look-side Design Ex. ካርታ ይመዝገቡample
ዲዛይኑን ሲያመነጩ ይህን የመመዝገቢያ ካርታ ይጠቀሙampከኢንተርላከን ወደ ጎን ይመልከቱ ሁነታ መለኪያ በርቶ።

2.5. ዳግም አስጀምር
በF-Tile Interlaken Intel FPGA IP ኮር ውስጥ፣ ዳግም ማስጀመርን (reset_n=0) አስጀምረው የአይፒ ኮር ዳግም ማስጀመሪያ እውቅና እስኪያገኝ ድረስ ይያዙ (reset_ack_n=0)። ዳግም ማስጀመር ከተወገደ በኋላ (reset_n=1)፣ የዳግም ማስጀመሪያው እውቅና ወደ መጀመሪያው ሁኔታው ​​ይመለሳል (reset_ack_n=1)። በንድፍ ውስጥ example፣ የrst_ack_sticky መዝገብ የዳግም ማስጀመሪያ እውቅና ማረጋገጫን ይይዛል እና ከዚያ የዳግም ማስጀመሪያውን መወገድ ያነሳሳል (reset_n=1)። የንድፍ ፍላጎቶችዎን የሚያሟሉ አማራጭ ዘዴዎችን መጠቀም ይችላሉ.

ጠቃሚ፡- የውስጣዊው ተከታታይ ምልልስ በሚያስፈልግበት በማንኛውም ሁኔታ፣ TX እና RX የF-tile ለየብቻ በተወሰነ ቅደም ተከተል መልቀቅ አለቦት። ለበለጠ መረጃ የስርዓት ኮንሶል ስክሪፕቱን ይመልከቱ።

ምስል 7. ቅደም ተከተልን በ NRZ ሁነታ ዳግም አስጀምር

ምስል 8. ቅደም ተከተል በ PAM4 ሁነታ ዳግም ያስጀምሩ

 

3. F-Tile Interlaken Intel FPGA IP Design Example የተጠቃሚ መመሪያ መዛግብት

የአይፒ ኮር ስሪት ካልተዘረዘረ፣ ለቀዳሚው የአይፒ ኮር ስሪት የተጠቃሚ መመሪያ ተግባራዊ ይሆናል።

 

4. የሰነድ ማሻሻያ ታሪክ ለF-Tile Interlaken Intel FPGA IP Design Example የተጠቃሚ መመሪያ

 

ኢንቴል ኮርፖሬሽን. መብቱ በህግ የተጠበቀ ነው. ኢንቴል፣ የኢንቴል አርማ እና ሌሎች የኢንቴል ምልክቶች የኢንቴል ኮርፖሬሽን ወይም የስርጭቱ የንግድ ምልክቶች ናቸው። ኢንቴል የኤፍፒጂኤ እና ሴሚኮንዳክተር ምርቶቹን እስከአሁን ድረስ አፈጻጸምን ያረጋግጣል
ዝርዝር መግለጫዎች በኢንቴል መደበኛ ዋስትና መሰረት፣ ነገር ግን በማናቸውም ምርቶች እና አገልግሎቶች ላይ ያለማሳወቂያ በማንኛውም ጊዜ ለውጦችን የማድረግ መብቱ የተጠበቀ ነው። ኢንቴል በዚህ ውስጥ የተገለጸውን ማንኛውንም መረጃ፣ ምርት ወይም አገልግሎት ከመተግበሩ ወይም ከመጠቀሙ የተነሳ ምንም አይነት ሃላፊነት ወይም ተጠያቂነት አይወስድም። የኢንቴል ደንበኞች በማናቸውም የታተመ መረጃ ላይ ከመታመንዎ በፊት እና ለምርቶች ወይም አገልግሎቶች ትእዛዝ ከማስቀመጥዎ በፊት የቅርብ ጊዜውን የመሳሪያ ዝርዝሮችን እንዲያገኙ ይመከራሉ።

 

ስለዚህ መመሪያ የበለጠ ያንብቡ እና ፒዲኤፍ ያውርዱ፡-

ሰነዶች / መርጃዎች

intel F-Tile Interlaken FPGA IDesign Example [pdf] የተጠቃሚ መመሪያ F-Tile Interlaken FPGA IDesign Example

ዋቢዎች

• የተጠቃሚ መመሪያ