ALINX ZYNQ FPGA ልማት ቦርድ AC7Z020

የስሪት መዝገብ

ሥሪት	ቀን	መልቀቅ በ	መግለጫ
ራዕ 1.0	2020-06-28	ራቸል ዡ	የመጀመሪያ ልቀት

AC7Z020 ኮር ቦርድ መግቢያ

AC7Z020 (ኮር ቦርድ ሞዴል, ከታች ተመሳሳይ) FPGA ኮር ቦርድ, ZYNQ ቺፕ XC7Z020-2CLG400I ላይ የተመሠረተ ነው XILINX ኩባንያ ZYNQ7000 ተከታታይ. የ ZYNQ ቺፕ ፒኤስ ሲስተም ሁለት የ ARM CortexTM-A9 ፕሮሰሰር፣ AMBA® interconnects፣ የውስጥ ማህደረ ትውስታ፣ የውጪ ማህደረ ትውስታ በይነገጾች እና ተጓዳኝ አካላትን ያዋህዳል። የZYNQ ቺፕ FPGA በፕሮግራም ሊሰሩ የሚችሉ አመክንዮ ህዋሶች፣ DSP እና የውስጥ ራም ሀብት ይዟል።
ይህ ኮር ቦርድ ሁለት የማይክሮን MT41K256M16TW-107 DDR3 ቺፖችን ይጠቀማል እያንዳንዳቸው 512 ሜባ አቅም አላቸው. ሁለቱ DDR ቺፖችን በማጣመር ባለ 32-ቢት ዳታ አውቶቡስ ስፋት፣ እና በZYNQ እና DDR3 መካከል ያለው የሰዓት ድግግሞሽ የንባብ እና የመፃፍ ድግግሞሽ እስከ 533Mhz; ይህ ውቅር የስርዓቱን ባለከፍተኛ ባንድዊድዝ ውሂብ ሂደት ፍላጎቶች ሊያሟላ ይችላል።
ከአገልግሎት አቅራቢው ቦርድ ጋር ለመገናኘት የዚህ ኮር ቦርድ ሁለቱ የቦርድ-ወደ-ቦርድ ማያያዣዎች በፒኤስ በኩል በዩኤስቢ ወደቦች፣ በጊጋቢት ኢተርኔት መገናኛዎች፣ በኤስዲ ካርድ በይነገጾች እና ሌሎች የቀሩት MIO ወደቦች (48) ተዘርግተዋል። እና ከሞላ ጎደል ሁሉም የ IO ወደቦች (122) የ BANK13 ፣ BAN34 እና BANK35 በPL በኩል ፣ ከእነዚህም ውስጥ የ IO ደረጃዎች BANK34 እና BANK35 የ LDO ቺፕ በኮር ቦርዱ ላይ በመተካት የተጠቃሚውን መስፈርቶች ለተለያዩ ደረጃ በይነገሮች ማሟላት ይቻላል ። . ብዙ አይኦ ለሚያስፈልጋቸው ተጠቃሚዎች ይህ ኮር ቦርድ ጥሩ ምርጫ ይሆናል። እና የ IO ግንኙነት ክፍል ፣ የ ZYNQ ቺፕ በእኩል ርዝመት እና ልዩነት ማቀነባበሪያ መካከል ባለው በይነገጽ ፣ እና የኮር ቦርዱ መጠን 35 * 42 (ሚሜ) ብቻ ነው ፣ ይህም ለሁለተኛ ደረጃ እድገት በጣም ተስማሚ ነው።

ZYNQ ቺፕ

የFPGA ኮር ቦርድ AC7Z020 የ Xilinx's Zynq7000 ተከታታይ ቺፕ፣ ሞጁል XC7Z020-2CLG400I ይጠቀማል። የቺፑው ፒኤስ ሲስተም ሁለት የ ARM Cortex™-A9 ፕሮሰሰር፣ AMBA® interconnects፣ የውስጥ ማህደረ ትውስታ፣ የውጭ ማህደረ ትውስታ በይነገጾች እና ተጓዳኝ አካላትን ያዋህዳል። እነዚህ ክፍሎች በዋናነት የዩኤስቢ አውቶቡስ በይነገጽ፣ የኤተርኔት-በይነገጽ፣ ኤስዲ/ኤስዲኦ በይነገጽ፣ የአይ2ሲ አውቶቡስ በይነገጽ፣ CAN አውቶቡስ በይነገጽ፣ UART በይነገጽ፣ GPIO ወዘተ ያካትታሉ። PS ራሱን ችሎ መስራት እና በማብራት ሊጀምር ወይም ዳግም ማስጀመር ይችላል። ምስል 2-1 የ ZYNQ7000 ቺፕ አጠቃላይ አግድ ዲያግራምን በዝርዝር አስቀምጧል።

የ PS ስርዓት ክፍል ዋና መለኪያዎች የሚከተሉት ናቸው

• ARM ባለሁለት ኮር CortexA9 ላይ የተመሰረተ መተግበሪያ ፕሮሰሰር፣ ARM-v7 አርክቴክቸር፣ እስከ 1GHz
• 32KB ደረጃ 1 መመሪያ እና የውሂብ መሸጎጫ በአንድ ሲፒዩ፣ 512KB ደረጃ 2 መሸጎጫ 2 ሲፒዩ ማጋራቶች
• በቺፕ ማስነሻ ROM እና 256 ኪባ በቺፕ ራም ላይ
• ውጫዊ ማከማቻ በይነገጽ፣ ድጋፍ 16/32 ቢት DDR2፣ DDR3 በይነገጽ
• ሁለት Gigabit NIC ድጋፍ፡-የተለያዩ ድምር DMA፣ GMII፣ RGMII፣ SGMII በይነገጽ
• ሁለት የUSB2.0 OTG በይነገጾች፣ እያንዳንዳቸው እስከ 12 አንጓዎች ይደግፋሉ
• ሁለት CAN2.0B አውቶቡስ በይነገጾች
• ሁለት ኤስዲ ካርድ፣ ኤስዲኦ፣ ኤምኤምሲ ተኳዃኝ ተቆጣጣሪዎች
• 2 SPIs፣ 2 UARTs፣ 2 I2C interfaces
• 4 ጥንዶች 32bit GPIO፣ 54 (32 + 22) እንደ PS ስርዓት IO፣ 64 ከPL ጋር የተገናኘ
• ከፍተኛ የመተላለፊያ ይዘት ግንኙነት በ PS እና PS ወደ PL

የ PL አመክንዮ ክፍል ዋና መለኪያዎች የሚከተሉት ናቸው

• አመክንዮ ሕዋሳት: 85 ኪ
• የፍለጋ ጠረጴዛዎች (LUT): 53,200
• Flip-flops: 106,400
• 18x25MACCs:220
• አግድ RAM: 4.9Mb
• ሁለት የኤ.ዲ. መቀየሪያዎች በቺፕ ጥራዝtagሠ፣ የሙቀት ዳሳሽ እና እስከ 17 የውጭ ልዩነት ግብዓት ቻናሎች፣ 1MBPS XC7Z020-2CLG400I ቺፕ የፍጥነት ደረጃ -2፣ የኢንዱስትሪ ደረጃ፣ ጥቅል BGA400 ነው፣ ፒን ፒን 0.8 ሚሜ ነው የ ZYNQ7000 ተከታታይ የተወሰነ ቺፕ ሞዴል ፍቺ በስእል 2- 2

DDR3 ድራም

የ FPGA ኮር ቦርድ AC7Z020 በሁለት ማይክሮን 512MB DDR3 SDRAM ቺፕስ፣ ሞዴል MT41K257M16TW-107 (ከHynix H5TQ4G63AFR-PBI ጋር የሚስማማ) አለው። የ DDR3 SDRAM አጠቃላይ የአውቶቡስ ስፋት 32ቢት ነው። DDR3 SDRAM በከፍተኛ ፍጥነት በ533ሜኸ (የመረጃ መጠን 1066Mbps) ይሰራል። የ DDR3 ማህደረ ትውስታ ስርዓት በቀጥታ ከ ZYNQ ፕሮሰሲንግ ሲስተም (PS) BANK 502 ማህደረ ትውስታ በይነገጽ ጋር ተገናኝቷል። የ DDR3 SDRAM ልዩ ውቅር ከዚህ በታች ባለው ሠንጠረዥ 3-1 ይታያል።

ቢት ቁጥር	ቺፕ ሞዴል	አቅም	ፋብሪካ
U8,U9	MT41K256M16TW-107	256M x 16 ቢት	ማይክሮን

የ DDR3 ሃርድዌር ዲዛይን የሲግናል ታማኝነት ጥብቅ ግምት ያስፈልገዋል። ከፍተኛ ፍጥነት ያለው እና የተረጋጋ የ DDR3 አሠራር ለማረጋገጥ በሴክዩት ዲዛይን እና በፒሲቢ ዲዛይን ውስጥ የሚዛመደውን ተከላካይ/ተርሚናል ተቃውሞ፣ የክትትል እክል መቆጣጠሪያ እና የርዝመት መቆጣጠሪያን ሙሉ በሙሉ ተመልክተናል። የ DDR3 DRAM ሃርድዌር ግንኙነት በስእል 3-1 ይታያል፡-

DDR3 ድራም ፒን ምደባ

የምልክት ስም	ZYNQ ፒን ስም	ZYNQ ፒን ቁጥር
DDR3_DQS0_P	PS_DDR_DQS_P0_502	C2
DDR3_DQS0_N	PS_DDR_DQS_N0_502	B2
DDR3_DQS1_P	PS_DDR_DQS_P1_502	G2
DDR3_DQS1_N	PS_DDR_DQS_N1_502	F2
DDR3_DQS2_P	PS_DDR_DQS_P2_502	R2
DDR3_DQS2_N	PS_DDR_DQS_N2_502	T2
DDR3_DQS3_P	PS_DDR_DQS_P3_502	W5
DDR3_DQS4_N	PS_DDR_DQS_N3_502	W4
DDR3_D0	PS_DDR_DQ0_502	C3
DDR3_D1	PS_DDR_DQ1_502	B3
DDR3_D2	PS_DDR_DQ2_502	A2
DDR3_D3	PS_DDR_DQ3_502	A4
DDR3_D4	PS_DDR_DQ4_502	D3
DDR3_D5	PS_DDR_DQ5_502	D1
DDR3_D6	PS_DDR_DQ6_502	C1
DDR3_D7	PS_DDR_DQ7_502	E1

DDR3_D8	PS_DDR_DQ8_502	E2
DDR3_D9	PS_DDR_DQ9_502	E3
DDR3_D10	PS_DDR_DQ10_502	G3
DDR3_D11	PS_DDR_DQ11_502	H3
DDR3_D12	PS_DDR_DQ12_502	J3
DDR3_D13	PS_DDR_DQ13_502	H2
DDR3_D14	PS_DDR_DQ14_502	H1
DDR3_D15	PS_DDR_DQ15_502	J1
DDR3_D16	PS_DDR_DQ16_502	P1
DDR3_D17	PS_DDR_DQ17_502	P3
DDR3_D18	PS_DDR_DQ18_502	R3
DDR3_D19	PS_DDR_DQ19_502	R1
DDR3_D20	PS_DDR_DQ20_502	T4
DDR3_D21	PS_DDR_DQ21_502	U4
DDR3_D22	PS_DDR_DQ22_502	U2
DDR3_D23	PS_DDR_DQ23_502	U3
DDR3_D24	PS_DDR_DQ24_502	V1
DDR3_D25	PS_DDR_DQ25_502	Y3
DDR3_D26	PS_DDR_DQ26_502	W1
DDR3_D27	PS_DDR_DQ27_502	Y4
DDR3_D28	PS_DDR_DQ28_502	Y2
DDR3_D29	PS_DDR_DQ29_502	W3
DDR3_D30	PS_DDR_DQ30_502	V2
DDR3_D31	PS_DDR_DQ31_502	V3
DDR3_DM0	PS_DDR_DM0_502	A1
DDR3_DM1	PS_DDR_DM1_502	F1
DDR3_DM2	PS_DDR_DM2_502	T1
DDR3_DM3	PS_DDR_DM3_502	Y1
DDR3_A0	PS_DDR_A0_502	N2
DDR3_A1	PS_DDR_A1_502	K2
DDR3_A2	PS_DDR_A2_502	M3
DDR3_A3	PS_DDR_A3_502	K3
DDR3_A4	PS_DDR_A4_502	M4
DDR3_A5	PS_DDR_A5_502	L1
DDR3_A6	PS_DDR_A6_502	L4
DDR3_A7	PS_DDR_A7_502	K4

DDR3_A8	PS_DDR_A8_502	K1
DDR3_A9	PS_DDR_A9_502	J4
DDR3_A10	PS_DDR_A10_502	F5
DDR3_A11	PS_DDR_A11_502	G4
DDR3_A12	PS_DDR_A12_502	E4
DDR3_A13	PS_DDR_A13_502	D4
DDR3_A14	PS_DDR_A14_502	F4
DDR3_BA0	PS_DDR_BA0_502	L5
DDR3_BA1	PS_DDR_BA1_502	R4
DDR3_BA2	PS_DDR_BA2_502	J5
DDR3_S0	PS_DDR_CS_B_502	N1
DDR3_RAS	PS_DDR_RAS_B_502	P4
DDR3_CAS	PS_DDR_CAS_B_502	P5
DDR3_WE	PS_DDR_WE_B_502	M5
DDR3_ODT	PS_DDR_ODT_502	N5
DDR3_ዳግም አስጀምር	PS_DDR_DRST_B_502	B4
DDR3_CLK0_P	PS_DDR_CKP_502	L2
DDR3_CLK0_N	PS_DDR_CKN_502	M2
DDR3_CKE	PS_DDR_CKE_502	N3

QSPI ፍላሽ

የ FPGA ኮር ቦርድ AC7Z020 አንድ ባለ 256MBit Quad-SPI FLASH ቺፕ የተገጠመለት ሲሆን የፍላሽ ሞዴሉ W25Q256FVEI ሲሆን 3.3V CMOS voltagሠ መደበኛ. በ QSPI FLASH ተለዋዋጭነት ተፈጥሮ ምክንያት የስርዓቱን የማስነሻ ምስል ለማከማቸት እንደ ማስነሻ መሳሪያ ሆኖ ሊያገለግል ይችላል። እነዚህ ምስሎች በዋናነት FPGA ቢትን ያካትታሉ files፣ ARM መተግበሪያ ኮድ እና ሌላ የተጠቃሚ ውሂብ fileኤስ. የQSPI FLASH ልዩ ሞዴሎች እና ተዛማጅ መለኪያዎች በሰንጠረዥ 4-1 ውስጥ ይታያሉ።

አቀማመጥ	ሞዴል	አቅም	ፋብሪካ
U15	W25Q256FVEI	32M ባይት	ዊንቦንድ

QSPI FLASH በZYNQ ቺፕ PS ክፍል ውስጥ ካለው የ BANK500 የ GPIO ወደብ ጋር ተገናኝቷል። በስርዓት ዲዛይን ውስጥ፣ የእነዚህ PS ወደቦች የ GPIO ወደብ ተግባራት እንደ QSPI FLASH በይነገጽ መዋቀር አለባቸው። ምስል 4-1 የ QSPI ፍላሽ በእቅድ ውስጥ ያሳያል።

ቺፕ ፒን ምደባዎችን ያዋቅሩ

የምልክት ስም	ZYNQ ፒን ስም	ZYNQ ፒን ቁጥር
QSPI_SCK	PS_MIO6_500	A5
QSPI_CS	PS_MIO1_500	A7
QSPI_D0	PS_MIO2_500	B8
QSPI_D1	PS_MIO3_500	D6
QSPI_D2	PS_MIO4_500	B7
QSPI_D3	PS_MIO5_500	A6

የሰዓት ውቅር

የ AC7Z020 ኮር ቦርድ የ PS ስርዓት ራሱን ችሎ እንዲሰራ ንቁ ሰዓትን ይሰጣል። የፒኤስ ሲስተም የሰዓት ምንጭ ZYNQ ቺፕ ለPS ክፍል 33.333333ሜኸ የሰዓት ግብዓት በኮር ቦርዱ ላይ ባለው X1 ክሪስታል በኩል ይሰጣል። የሰዓት ግቤት ከZYNQ ቺፕ BANK500 PS_CLK_500 ፒን ጋር ተገናኝቷል። የእሱ ንድፍ ንድፍ በስእል 2-5-1 ይታያል፡-

የሰዓት ፒን ምደባ

የምልክት ስም	ZYNQ ፒን
PS_CLK_500	E7

የኃይል አቅርቦት

የኃይል አቅርቦቱ ጥራዝtagየ AC7Z020 ኮር ቦርድ DC5V ነው፣ እሱም የሚቀርበው የማጓጓዣ ሰሌዳውን በማገናኘት ነው። በተጨማሪም የ BANK34 እና BANK35 ሃይል በአገልግሎት አቅራቢ ቦርድ በኩልም ይሰጣል። በዋናው ሰሌዳ ላይ ያለው የኃይል አቅርቦት ንድፍ ንድፍ ንድፍ በስእል 2-6-1 ይታያል

የ FPGA ልማት ቦርድ በ + 5V የተጎላበተ ነው፣ እና ወደ + 1.0V፣+ 1.8V፣+ 1.5V፣+ 3.3V አራት የሃይል አቅርቦቶች በአራት የዲሲ/ዲሲ የሃይል ቺፖች ይቀየራል። የ + 1.0V የውጤት ጅረት 6A፣ + 1.8V እና + 1.5V የኃይል ውፅዓት አሁኑ 3A፣ + 3.3V የውፅአት ጅረት 500mA ነው። J29 ለFPGA BANK4 እና BANK34 ሃይል ለማቅረብ እያንዳንዳቸው 35 ፒን አላቸው። ነባሪው 3.3 ቪ. ተጠቃሚዎች VCCIO34 እና VCCIO35ን በጀርባ አውሮፕላን በመቀየር የBANK34 እና BANK35 ሃይል መቀየር ይችላሉ። 1.5V VTT እና VREF ጥራዝ ያመነጫል።tagበ DDR3 በኩል በቲ ቲፒኤስ51206 የሚፈለግ። የእያንዳንዱ የኃይል ማከፋፈያ ተግባራት በሚከተለው ሠንጠረዥ ውስጥ ይታያሉ.

የኃይል አቅርቦት	ተግባር
+ 1.0 ቪ	ZYNQ PS እና PL ክፍል Core Voltage
+ 1.8 ቪ	ZYNQ PS እና PL ከፊል ረዳት ጥራዝtage BANK501 IO ጥራዝtage
+ 3.3 ቪ	የ VCCIO፣ QSIP FLASH፣ የሰዓት ክሪስታል የ ZYNQ Bank0፣ Bank500፣ Bank13
+ 1.5 ቪ	DDR3, ZYNQ ባንክ501
VREF፣VTT(+0.75V)	DDR3
VCCIO34/35	ባንክ34፣ ባንክ35

የ ZYNQ FPGA የኃይል አቅርቦት የኃይል ቅደም ተከተል መስፈርቶች ስላሉት, በወረዳው ንድፍ ውስጥ, በቺፑ የኃይል መስፈርቶች መሰረት አዘጋጅተናል. የኃይል-ላይ ቅደም ተከተል +1.0V->+1.8V->(+1.5 V, +3.3V, VCCIO) የወረዳ ንድፍ ነው የቺፑን መደበኛ አሠራር ለማረጋገጥ። የ BANK34 እና BANK35 ደረጃዎች የሚወሰኑት በአገልግሎት አቅራቢው ቦርድ በሚሰጠው የኃይል አቅርቦት ስለሆነ ከፍተኛው 3.3 ቪ ነው። ለኮር ቦርዱ VCCIO34 እና VCCIO35 ሃይል ለማቅረብ ድምጸ ተያያዥ ሞደም ቦርዱን ሲነድፉ፣ በኃይል ላይ ያለው ቅደም ተከተል ከ + 5V ቀርፋፋ ነው።

AC7Z010 ኮር ቦርድ መጠን ልኬት

ቦርድ ወደ ቦርድ አያያዦች ፒን ምደባ

የኮር ቦርዱ በአጠቃላይ ሁለት ከፍተኛ ፍጥነት ያላቸው የማስፋፊያ ወደቦች አሉት. ከድምጸ ተያያዥ ሞደም ቦርድ ጋር ለመገናኘት ሁለት ባለ 120-ሚስማር የኢንተር ቦርድ ማያያዣዎችን (J29/J30) ይጠቀማል። የቦርዱ የፒን ክፍተት ወደ ቦርድ ማገናኛ 0.5 ሚሜ ነው, ከነሱ መካከል, J29 ከ 5V ሃይል, ከቪሲሲኦ ሃይል ግብዓት, ከአንዳንድ IO ምልክቶች እና ጄ ጋር የተገናኘ ነው.TAG ምልክቶች, እና J30 ከቀሪዎቹ የ IO ምልክቶች እና MIO ጋር ተገናኝቷል. የ IO ደረጃ የ BANK34 እና BANK35 የ VCCIO ግቤት በማገናኛ ላይ በማስተካከል ሊለወጥ ይችላል, ከፍተኛው ደረጃ ከ 3.3 ቪ አይበልጥም. የነደፍነው AX7Z010 ተሸካሚ ሰሌዳ በነባሪ 3.3V ነው። የ BANK13 IO ለAC7Z020 ኮር ቦርድ እንደማይገኝ ልብ ይበሉ።
የቦርድ ምደባ ከቦርድ ማገናኛ J29 ጋር ይሰኩት

ጄ29 ፒን	የምልክት ስም	ZYNQ ፒን	ጄ29 ፒን	የምልክት ስም	ZYNQ ፒን
1	ቪሲሲ5 ቪ	–	2	ቪሲሲ5 ቪ	–
3	ቪሲሲ5 ቪ	–	4	ቪሲሲ5 ቪ	–
5	ቪሲሲ5 ቪ	–	6	ቪሲሲ5 ቪ	–
7	ቪሲሲ5 ቪ	–	8	ቪሲሲ5 ቪ	–
9	ጂኤንዲ	–	10	ጂኤንዲ	–
11	VCCIO_34	–	12	VCCIO_35	–
13	VCCIO_34	–	14	VCCIO_35	–
15	VCCIO_34	–	16	VCCIO_35	–
17	VCCIO_34	–	18	VCCIO_35	–
19	ጂኤንዲ	–	20	ጂኤንዲ	–
21	IO34_L10P	ቪ15	22	IO34_L7P	Y16
23	IO34_L10N	ወ15	24	IO34_L7N	Y17
25	IO34_L15N	U20	26	IO34_L17P	Y18
27	IO34_L15P	T20	28	IO34_L17N	Y19
29	ጂኤንዲ	–	30	ጂኤንዲ	–
31	IO34_L9N	U17	32	IO34_L8P	ወ14
33	IO34_L9P	T16	34	IO34_L8N	Y14
35	IO34_L12N	U19	36	IO34_L3P	U13
37	IO34_L12P	U18	38	IO34_L3N	ቪ13
39	ጂኤንዲ	–	40	ጂኤንዲ	–
41	IO34_L14N	P20	42	IO34_L21N	ቪ18
43	IO34_L14P	N20	44	IO34_L21P	ቪ17
45	IO34_L16N	ወ20	46	IO34_L18P	ቪ16
47	IO34_L16P	ቪ20	48	IO34_L18N	ወ16
49	ጂኤንዲ	–	50	ጂኤንዲ	–
51	IO34_L22N	ወ19	52	IO34_L23P	N17
53	IO34_L22P	ወ18	54	IO34_L23N	P18
55	IO34_L20N	R18	56	IO34_L13N	P19
57	IO34_L20P	T17	58	IO34_L13P	N18

59	ጂኤንዲ	–	60	ጂኤንዲ	–
61	IO34_L19N	R17	62	IO34_L11N	U15
63	IO34_L19P	R16	64	IO34_L11P	U14
65	IO34_L24P	P15	66	IO34_L5N	T15
67	IO34_L24N	P16	68	IO34_L5P	T14
69	ጂኤንዲ	–	70	ጂኤንዲ	–
71	IO34_L4P	ቪ12	72	IO34_L2N	U12
73	IO34_L4N	ወ13	74	IO34_L2P	T12
75	IO34_L1P	T11	76	IO34_L6N	R14
77	IO34_L1N	T10	78	IO34_L6P	P14
79	ጂኤንዲ	–	80	ጂኤንዲ	–
81	IO13_L13P	Y7	82	IO13_L21P	ቪ11
83	IO13_L13N	Y6	84	IO13_L21N	ቪ10
85	IO13_L11N	V7	86	IO13_L14N	Y8
87	IO13_L11P	U7	88	IO13_L14P	Y9
89	ጂኤንዲ	–	90	ጂኤንዲ	–
91	IO13_L19N	U5	92	IO13_L22N	W6
93	IO13_L19P	T5	94	IO13_L22P	V6
95	IO13_L16P	ወ10	96	IO13_L15P	V8
97	IO13_L16N	W9	98	IO13_L15N	W8
99	ጂኤንዲ	–	100	ጂኤንዲ	–
101	IO13_L17P	U9	102	IO13_L20P	Y12
103	IO13_L17N	U8	104	IO13_L20N	Y13
105	IO13_L18P	ወ11	106	IO13_L12N	U10
107	IO13_L18N	Y11	108	IO13_L12P	T9
109	ጂኤንዲ	–	110	ጂኤንዲ	–
111	FPGA_TCK	F9	112	VP	K9
113	FPGA_TM	J6	114	VN	L10
115	FPGA_TDO	F6	116	PS_POR_B	C7
117	FPGA_TDI	G6	118	FPGA_DONE	R11

የቦርድ ምደባ ከቦርድ ማገናኛ J30 ጋር ይሰኩት 

ጄ30 ፒን	የምልክት ስም	ZYNQ ፒን	ጄ30 ፒን	የምልክት ስም	ZYNQ ፒን
1	IO35_L1P	C20	2	IO35_L15N	F20
3	IO35_L1N	ብ20	4	IO35_L15P	F19
5	IO35_L18N	ጂ20	6	IO35_L5P	E18
7	IO35_L18P	ጂ19	8	IO35_L5N	E19
9	ጂኤንዲ	T13	10	ጂኤንዲ	T13
11	IO35_L10N	ጄ19	12	IO35_L3N	ዲ18
13	IO35_L10P	K19	14	IO35_L3P	E17
15	IO35_L2N	አ20	16	IO35_L4P	ዲ19
17	IO35_L2P	ብ19	18	IO35_L4N	ዲ20
19	ጂኤንዲ	T13	20	ጂኤንዲ	T13
21	IO35_L8P	M17	22	IO35_L9N	L20
23	IO35_L8N	M18	24	IO35_L9P	L19
25	IO35_L7P	M19	26	IO35_L6P	F16
27	IO35_L7N	M20	28	IO35_L6N	F17
29	ጂኤንዲ	T13	30	ጂኤንዲ	T13
31	IO35_L17N	H20	32	IO35_L16N	ጂ18
33	IO35_L17P	ጄ20	34	IO35_L16P	ጂ17
35	IO35_L19N	ጂ15	36	IO35_L13N	H17
37	IO35_L19P	H15	38	IO35_L13P	H16
39	ጂኤንዲ	T13	40	ጂኤንዲ	T13
41	IO35_L12N	K18	42	IO35_L14N	H18
43	IO35_L12P	K17	44	IO35_L14P	ጄ18
45	IO35_L24N	ጄ16	46	IO35_L20P	K14
47	IO35_L24P	K16	48	IO35_L20N	ጄ14
49	ጂኤንዲ	T13	50	ጂኤንዲ	T13
51	IO35_L21N	N16	52	IO35_L11P	L16
53	IO35_L21P	N15	54	IO35_L11N	L17
55	IO35_L22N	L15	56	IO35_L23P	M14
57	IO35_L22P	L14	58	IO35_L23N	M15
59	ጂኤንዲ	T13	60	ጂኤንዲ	T13
61	PS_MIO22	ብ17	62	PS_MIO50	ብ13
63	PS_MIO27	ዲ13	64	PS_MIO45	ብ15
65	PS_MIO23	ዲ11	66	PS_MIO46	ዲ16

67	PS_MIO24	አ16	68	PS_MIO41	C17
69	ጂኤንዲ	T13	70	ጂኤንዲ	T13
71	PS_MIO25	F15	72	PS_MIO7	D8
73	PS_MIO26	አ15	74	PS_MIO12	D9
75	PS_MIO21	F14	76	PS_MIO10	E9
77	PS_MIO16	አ19	78	PS_MIO11	C6
79	ጂኤንዲ	T13	80	ጂኤንዲ	T13
81	PS_MIO20	አ17	82	PS_MIO9	B5
83	PS_MIO19	ዲ10	84	PS_MIO14	C5
85	PS_MIO18	ብ18	86	PS_MIO8	D5
87	PS_MIO17	E14	88	PS_MIO0	E6
89	ጂኤንዲ	T13	90	ጂኤንዲ	T13
91	PS_MIO39	C18	92	PS_MIO13	E8
93	PS_MIO38	E13	94	PS_MIO47	ብ14
95	PS_MIO37	አ10	96	PS_MIO48	ብ12
97	PS_MIO28	C16	98	PS_MIO49	C12
99	ጂኤንዲ	T13	100	ጂኤንዲ	T13
101	PS_MIO35	F12	102	PS_MIO52	C10
103	PS_MIO34	አ12	104	PS_MIO51	B9
105	PS_MIO33	ዲ15	106	PS_MIO40	ዲ14
107	PS_MIO32	አ14	108	PS_MIO44	F13
109	ጂኤንዲ	T13	110	ጂኤንዲ	T13
111	PS_MIO31	E16	112	PS_MIO15	C8
113	PS_MIO36	አ11	114	PS_MIO42	E12
115	PS_MIO29	C13	116	PS_MIO43	A9
117	PS_MIO30	C15	118	PS_MIO53	C11
119	QSPI_D3_PS_MIO5	A6	120	QSPI_D2_PS_MIO4	B7

 

ሰነዶች / መርጃዎች

ALINX ZYNQ FPGA ልማት ቦርድ AC7Z020 [pdf] የተጠቃሚ መመሪያ ZYNQ FPGA ልማት ቦርድ AC7Z020፣ ZYNQ FPGA ልማት ቦርድ፣ ቦርድ AC7Z020

ዋቢዎች

• የተጠቃሚ መመሪያ