Intel® FPGA P-Tile አቫሎን ®
የዥረት IP ለ PCI ኤክስፕረስ*
ንድፍ Example የተጠቃሚ መመሪያ
ለIntel® ተዘምኗል
Quartus® Prime Design Suite፡ 21.3
የአይፒ ስሪት: 6.0.0
የተጠቃሚ መመሪያ

ንድፍ Exampመግለጫ

1.1. የፕሮግራም ግቤት/ውጤት (PIO) ንድፍ ተግባራዊ መግለጫample

የ PIO ንድፍ ለምሳሌample የማህደረ ትውስታ ዝውውሮችን ከአስተናጋጅ ፕሮሰሰር ወደ ኢላማ መሳሪያ ያከናውናል። በዚህ የቀድሞample፣ አስተናጋጁ ፕሮሰሰር ነጠላ-dword MemRd እና emWr ይጠይቃል
TLPs
የ PIO ንድፍ ለምሳሌample በራስ ሰር ይፈጥራል fileየኢንቴል ፕራይም ሶፍትዌርን ለመምሰል እና ለማጠናቀር አስፈላጊ ነው። ንድፍ example ሰፋ ያለ መለኪያዎችን ይሸፍናል. ነገር ግን፣ ሁሉንም ሊሆኑ የሚችሉ የP-Tile Hard IP ለ PCIe መለኪያዎችን አያካትትም።
ይህ ንድፍ example የሚከተሉትን አካላት ያካትታል:

• የመነጨው P-Tile Avalon Streaming Hard IP Endpoint variant (DUT) ከገለጽካቸው ግቤቶች ጋር። ይህ አካል የ TLP ውሂብን ወደ PIO መተግበሪያ ያንቀሳቅሳል
• በ PCI Express TLPs እና በቀላል አቫሎን-ኤምኤም መካከል አስፈላጊውን ትርጉም የሚያከናውን የፒኦ አፕሊኬሽን (APPS) አካል ወደ ኦንቺፕ ማህደረ ትውስታ ይጽፋል እና ያነባል።
• በቺፕ ላይ ያለው ማህደረ ትውስታ (MEM) አካል። ለ 1 × 16 ንድፍ የቀድሞample, ላይ-ቺፕ ትውስታ አንድ ያካትታል 16 KB ትውስታ ብሎክ. ለ 2×8 ንድፍ የቀድሞample, ላይ-ቺፕ ትውስታ ሁለት ያካትታል 16 KB ትውስታ ብሎኮች.
• የተለቀቀውን አይፒን ዳግም አስጀምር፡ ይህ አይፒ መሳሪያው ሙሉ በሙሉ ወደ ተጠቃሚው ሁኔታ እስኪገባ ድረስ የመቆጣጠሪያ ዑደቱን በዳግም ማስጀመር ውስጥ ይይዛል። FPGA መሣሪያው በተጠቃሚ ሁነታ ላይ መሆኑን ለመጠቆም የINIT_DONE ውጤቱን ያረጋግጣል። የዳግም ማስጀመሪያ አይፒው የተገለበጠ የውስጣዊ INIT_DONE ሲግናል ያመነጫል ይህም ለዲዛይን መጠቀም የሚችሉትን nINIT_DONE ውፅዓት ለመፍጠር ነው።ሙሉ መሳሪያው ወደ ተጠቃሚ ሁነታ እስኪገባ ድረስ የnINIT_DONE ምልክቱ ከፍተኛ ነው። nINIT_DONE ካረጋገጠ በኋላ (ዝቅተኛ)፣ ሁሉም አመክንዮ በተጠቃሚ ሁነታ ላይ ነው እና በመደበኛነት ይሰራል። የ nINIT_DONE ምልክትን ከሚከተሉት መንገዶች በአንዱ መጠቀም ትችላለህ፡-
  • ወደ ውጫዊ ወይም ውስጣዊ ዳግም ማስጀመር።
  • የዳግም ማስጀመሪያውን ግብአት ወደ ትራንስሲቨር እና I/O PLLs ለማስገባት።
  • የንድፍ ብሎኮችን ለመፃፍ እንደ የተከተቱ የማስታወሻ ብሎኮች ፣ የስቴት ማሽን እና የፈረቃ መመዝገቢያ ደብተሮች ለመፃፍ ማንቃት።
  • በማመሳሰል ለመንዳት በንድፍዎ ውስጥ የግቤት ወደቦችን ዳግም ያስጀምሩ።

የማስመሰል ቴስትቤንች የፒኦ ዲዛይን የቀድሞን ቅጽበታዊ ያደርገዋልample እና Root Port BFM ከዒላማው የመጨረሻ ነጥብ ጋር ለመገናኘት።
ኢንቴል ኮርፖሬሽን. መብቱ በህግ የተጠበቀ ነው. ኢንቴል፣ የኢንቴል አርማ እና ሌሎች የኢንቴል ምልክቶች የኢንቴል ኮርፖሬሽን ወይም የስርጭቱ የንግድ ምልክቶች ናቸው። ኢንቴል የኤፍፒጂኤ እና ሴሚኮንዳክተር ምርቶቹን በIntel መደበኛ ዋስትና መሰረት ለአሁኑ ዝርዝር መግለጫዎች ዋስትና ይሰጣል፣ነገር ግን በማናቸውም ምርቶች እና አገልግሎቶች ላይ ያለማሳወቂያ በማንኛውም ጊዜ ለውጦችን የማድረግ መብቱ የተጠበቀ ነው። ኢንቴል በዚህ ውስጥ የተገለጸውን ማንኛውንም መረጃ፣ ምርት ወይም አገልግሎት ከመተግበሩ ወይም ከመጠቀሙ የተነሳ ምንም አይነት ሃላፊነት ወይም ተጠያቂነት አይወስድም። የኢንቴል ደንበኞች በማናቸውም የታተመ መረጃ ላይ ከመታመንዎ በፊት እና ለምርቶች ወይም አገልግሎቶች ትዕዛዝ ከማቅረባቸው በፊት የቅርብ ጊዜውን የመሳሪያ ዝርዝር መግለጫዎችን እንዲያገኙ ይመከራሉ። *ሌሎች ስሞች እና የንግድ ምልክቶች እንደሌሎች ንብረት ሊጠየቁ ይችላሉ።
ISO 9001: 2015 ተመዝግቧል
ምስል 1. የፕላትፎርም ዲዛይነር ፒኦ 1×16 ዲዛይን Example Simulation Testbench

ምስል 2. የፕላትፎርም ዲዛይነር ፒኦ 2×8 ዲዛይን Example Simulation Testbench

የሙከራ ፕሮግራሙ በቺፕ ማህደረ ትውስታ ውስጥ ካለው ተመሳሳይ ቦታ ላይ ይጽፋል እና ያነባል. የተነበበው መረጃ ከሚጠበቀው ውጤት ጋር ያወዳድራል። ሙከራው ምንም ስህተቶች ካልተከሰቱ "ማስመሰል በተሳካ ሁኔታ በመጠናቀቁ ቆሟል" ሲል ዘግቧል። የ P-Tile አቫሎን
የዥረት ንድፍ ለምሳሌample የሚከተሉትን ውቅሮች ይደግፋል

• Gen4 x16 የመጨረሻ ነጥብ
• Gen3 x16 የመጨረሻ ነጥብ
• Gen4 x8x8 የመጨረሻ ነጥብ
• Gen3 x8x8 የመጨረሻ ነጥብ

ማስታወሻ፡- ለ PCIe x8x8 ፒኦ ዲዛይን የማስመሰል ቴስት ​​ቤንችample ለአንድ PCIe x8 ማገናኛ የተዋቀረ ቢሆንም ትክክለኛው ንድፍ ሁለት PCIe x8 አገናኞችን ተግባራዊ ያደርጋል።
ማስታወሻ፡- ይህ ንድፍ example በP-tile አቫሎን ዥረት IP ለ PCI ኤክስፕረስ በፓራሜትር አርታዒ ውስጥ ያሉትን ነባሪ መቼቶች ብቻ ይደግፋል።
ምስል 3. የፕላትፎርም ዲዛይነር ስርዓት ይዘቶች ለP-Tile Avalon Streaming PCI Express 1×16 ፒኦ ዲዛይን Example
የፕላትፎርም ዲዛይነር ይህንን ንድፍ እስከ Gen4 x16 ልዩነቶች ያመነጫል።

ምስል 4. የፕላትፎርም ዲዛይነር ስርዓት ይዘቶች ለP-Tile Avalon Streaming PCI Express 2×8 ፒኦ ዲዛይን Example
የፕላትፎርም ዲዛይነር ይህንን ንድፍ እስከ Gen4 x8x8 ልዩነቶች ያመነጫል።

1.2. ተግባራዊ መግለጫ ለነጠላ ሥር I/O ቨርቹዋል (SR-IOV) ንድፍ Example
የ SR-IOV ንድፍ example የማህደረ ትውስታ ዝውውሮችን ከአስተናጋጅ ፕሮሰሰር ወደ ኢላማ መሳሪያ ያከናውናል። በአንድ ፒኤፍ እስከ ሁለት PFs እና 32 VFs ይደግፋል።
የ SR-IOV ንድፍ example በራስ ሰር ይፈጥራል fileበ Intel Quartus Prime ሶፍትዌር ውስጥ ለመምሰል እና ለማጠናቀር አስፈላጊ ነው። የተቀናበረውን ንድፍ ወደ ላይ ማውረድ ይችላሉ
የIntel Stratix® 10 DX Development Kit ወይም Intel Agilex™ Development Kit።
ይህ ንድፍ example የሚከተሉትን አካላት ያካትታል:

• የመነጨው P-Tile Avalon Streaming (Avalon-ST) IP Endpoint variant (DUT) ከጠቀስካቸው መለኪያዎች ጋር። ይህ አካል የተቀበለውን የTLP ውሂብ ወደ SR-IOV መተግበሪያ ያንቀሳቅሳል።
• በ PCI Express TLPs እና በቀላል አቫሎን-ST መካከል አስፈላጊውን ትርጉም የሚያከናውን የ SR-IOV መተግበሪያ (APPS) ክፍል በቺፕ ማህደረ ትውስታ ላይ ይጽፋል እና ያነባል። ለ SR-IOV APPS አካል፣ TLP የማስታወሻ ንባብ ከውሂብ ጋር ማጠናቀቅን ይፈጥራል።
  • ለ SR-IOV ንድፍ የቀድሞampሁለት ፒኤፍ እና 32 ቪኤፍ በፒኤፍ፣ ዲዛይኑ የቀድሞ 66 የማስታወሻ ቦታዎች አሉ።ampመድረስ እንችላለን ። ሁለቱ ፒኤፍዎች ሁለት የማህደረ ትውስታ ቦታዎችን ሲያገኙ 64 ቪኤፍ (2 x 32) 64 የማህደረ ትውስታ ቦታዎችን ማግኘት ይችላሉ።
• የመልቀቂያ IP ዳግም ማስጀመር።
  የማስመሰል ቴስትቤንች የ SR-IOV ንድፍ የቀድሞample እና Root Port BFM ከዒላማው የመጨረሻ ነጥብ ጋር ለመገናኘት።

ምስል 5. አግድ ንድፍ ለፕላትፎርም ዲዛይነር SR-IOV 1×16 ዲዛይን Example Simulation Testbench

ምስል 6. አግድ ንድፍ ለፕላትፎርም ዲዛይነር SR-IOV 2×8 ዲዛይን Example Simulation Testbench

የሙከራ ፕሮግራሙ በቺፕ ማህደረ ትውስታ በ2 ፒኤፍ እና 32 ቪኤፍ በ PF ላይ ካለው ተመሳሳይ ቦታ ላይ ይጽፋል እና መልሶ ያነባል። የተነበበው መረጃ ከሚጠበቀው ጋር ያወዳድራል።
ውጤት ። ሙከራው ምንም ስህተቶች ካልተከሰቱ "ማስመሰል በተሳካ ሁኔታ በመጠናቀቁ ቆሟል" ሲል ዘግቧል።
የ SR-IOV ንድፍ example የሚከተሉትን ውቅሮች ይደግፋል

• Gen4 x16 የመጨረሻ ነጥብ
• Gen3 x16 የመጨረሻ ነጥብ
• Gen4 x8x8 የመጨረሻ ነጥብ
• Gen3 x8x8 የመጨረሻ ነጥብ

ምስል 7. የፕላትፎርም ዲዛይነር ስርዓት ይዘቶች ለ P-Tile Avalon-ST ከ SR-IOV ጋር ለ PCI Express 1×16 ንድፍ Example

ምስል 8. የፕላትፎርም ዲዛይነር ስርዓት ይዘቶች ለ P-Tile Avalon-ST ከ SR-IOV ጋር ለ PCI Express 2×8 ንድፍ Example

ፈጣን ጅምር መመሪያ

ኢንቴል ኳርተስ ፕራይም ሶፍትዌሮችን በመጠቀም ፕሮግራም የተደረገ I/O (PIO) ንድፍ ማመንጨት ይችላሉ example ለ Intel FPGA P-Tile Avalon-ST Hard IP ለ PCI Express * IP ኮር. የተፈጠረው ንድፍ example እርስዎ የሚገልጹትን መለኪያዎች ያንጸባርቃል። የ PIO example ውሂብን ከአስተናጋጅ ፕሮሰሰር ወደ ኢላማ መሳሪያ ያስተላልፋል። ለዝቅተኛ ባንድዊድዝ መተግበሪያዎች ተገቢ ነው። ይህ ንድፍ example በራስ ሰር ይፈጥራል fileበ Intel Quartus Prime ሶፍትዌር ውስጥ ለመምሰል እና ለማጠናቀር አስፈላጊ ነው። የተቀናበረውን ንድፍ ወደ የእርስዎ FPGA ልማት ቦርድ ማውረድ ይችላሉ። ወደ ብጁ ሃርድዌር ለማውረድ የIntel Quartus Prime Settingsን ያዘምኑ File (.qsf) ከትክክለኛዎቹ የፒን ስራዎች ጋር። ምስል 9. ለዲዛይኑ የእድገት ደረጃዎች Example

ኢንቴል ኮርፖሬሽን. መብቱ በህግ የተጠበቀ ነው. ኢንቴል፣ የኢንቴል አርማ እና ሌሎች የኢንቴል ምልክቶች የኢንቴል ኮርፖሬሽን ወይም የስርጭቱ የንግድ ምልክቶች ናቸው። ኢንቴል የኤፍፒጂኤ እና ሴሚኮንዳክተር ምርቶቹን በIntel መደበኛ ዋስትና መሰረት ለአሁኑ ዝርዝር መግለጫዎች ዋስትና ይሰጣል፣ነገር ግን በማናቸውም ምርቶች እና አገልግሎቶች ላይ ያለማሳወቂያ በማንኛውም ጊዜ ለውጦችን የማድረግ መብቱ የተጠበቀ ነው። ኢንቴል በዚህ ውስጥ የተገለጸውን ማንኛውንም መረጃ፣ ምርት ወይም አገልግሎት ከመተግበሩ ወይም ከመጠቀሙ የተነሳ ምንም አይነት ሃላፊነት ወይም ተጠያቂነት አይወስድም። የኢንቴል ደንበኞች በማናቸውም የታተመ መረጃ ላይ ከመታመንዎ በፊት እና ለምርቶች ወይም አገልግሎቶች ትዕዛዝ ከማቅረባቸው በፊት የቅርብ ጊዜውን የመሳሪያ ዝርዝር መግለጫዎችን እንዲያገኙ ይመከራሉ። *ሌሎች ስሞች እና የንግድ ምልክቶች እንደሌሎች ንብረት ሊጠየቁ ይችላሉ።
ISO 9001: 2015 ተመዝግቧል
2.1. ማውጫ መዋቅር
ምስል 10. የመነጨው ንድፍ ማውጫ መዋቅር Example

2.2. ንድፍ በማመንጨት ላይ Example
ምስል 11. የአሰራር ሂደት

1. በ Intel Quartus Prime Pro እትም ሶፍትዌር ውስጥ አዲስ ፕሮጀክት ይፍጠሩ (File ➤ አዲስ የፕሮጀክት ጠንቋይ)
2. ማውጫውን፣ ስም እና ከፍተኛ ደረጃ አካልን ይግለጹ።
3. ለፕሮጀክት ዓይነት፣ ነባሪው ዋጋ፣ ባዶ ፕሮጀክት ይቀበሉ። ቀጣይ የሚለውን ጠቅ ያድርጉ።
4. ለመደመር Fileቀጣይ የሚለውን ጠቅ ያድርጉ።
5. ለቤተሰብ፣ መሳሪያ እና የቦርድ ቅንጅቶች በቤተሰብ ስር፣ Intel Agilex ወይም Intel Stratix 10ን ይምረጡ።
6. በመጨረሻው ደረጃ Intel Stratix 10 ን ከመረጡ በመሣሪያ ተጎታች ምናሌ ውስጥ Stratix 10 DX ን ይምረጡ።
7. ለንድፍዎ የዒላማ መሣሪያን ይምረጡ።
8. ጨርስን ጠቅ ያድርጉ።
9. በአይፒ ካታሎግ ውስጥ ኢንቴል ፒ-ቲል አቫሎን-ST ሃርድ አይፒን ለ PCI ኤክስፕረስ ይጨምሩ።
10. በአዲሱ የአይፒ ተለዋጭ መገናኛ ሳጥን ውስጥ፣ ለእርስዎ አይፒ ስም ይጥቀሱ። ፍጠርን ጠቅ ያድርጉ።
11. በከፍተኛ ደረጃ ቅንጅቶች እና PCIe* ቅንጅቶች ትሮች ላይ ለአይፒ ልዩነትዎ መለኪያዎችን ይግለጹ። የ SR-IOV ንድፍ እየተጠቀሙ ከሆነ exampSR-IOVን ለማንቃት የሚከተሉትን ደረጃዎች ያድርጉ።
    ሀ. በ PCIe * PCIe * PCI Express / PCI Capabilities ትር ስር ባለው የ PCIe * መሣሪያ ላይ ፣ ብዙ አካላዊ ተግባራትን አንቃ በሚለው ሳጥን ላይ ምልክት ያድርጉ።
    ለ. በ PCIe* Multifunction እና SR-IOV System Settings ትሩ ላይ፣የ SR-IOV ድጋፍን አንቃ በሚለው ሳጥን ላይ ምልክት ያድርጉ እና የPFs እና VFs ብዛት ይጥቀሱ። ለ x8 አወቃቀሮች፣ ሳጥኖቹን ምልክት ያድርጉ በርካታ አካላዊ ተግባራትን አንቃ እና የSR-IOV ድጋፍን ለሁለቱም PCIe0 እና PCIe1 ትሮች አንቃ።
    ሐ. በ PCIe * MSI-X ትር ላይ በ PCIe * PCI Express / PCI Capabilities ትር ስር እንደአስፈላጊነቱ የ MSI-X ባህሪን ያንቁ።
    መ. በ PCIe* Base አድራሻ መመዝገቢያ ትር ላይ BAR0ን ለሁለቱም ፒኤፍ እና ቪኤፍ ያንቁ።
    ሠ. ለዚህ ንድፍ የቀድሞ ሌሎች መለኪያዎች አይደገፉም።ampለ.
12. በኤክስample Designs ትር፣ የሚከተሉትን ምርጫዎች ያድርጉ።
    ሀ. ለኤክስample ንድፍ Fileዎች፣ የማስመሰል እና ሲንቴሲስ አማራጮችን ያብሩ።
    እነዚህን ማስመሰል ወይም ውህደት ካላስፈለገዎት fileዎች፣ ተጓዳኙን አማራጭ(ዎች) ጠፍቶ መተው የቀድሞን በእጅጉ ይቀንሳልample ንድፍ ትውልድ ጊዜ.
    ለ. ለመነጨ HDL ቅርጸት፣ አሁን ባለው ልቀት ላይ Verilog ብቻ ይገኛል።
    ሐ. ለዒላማ ልማት ኪት፣ ወይ Intel Stratix 10 DX P-Tile ES1 FPGA Development Kit፣ Intel Stratix 10 DX P-Tile Production FPGA Development Kit ወይም Intel Agilex F-Series P-Tile ES0 FPGA Development Kit የሚለውን ይምረጡ።
    13. ምረጥ Example ንድፍ ለመፍጠር ንድፍ exampአስመስለው ወደ ሃርድዌር ማውረድ እንዲችሉ። ከ P-Tile ልማት ቦርዶች ውስጥ አንዱን ከመረጡ, በዚያ ሰሌዳ ላይ ያለው መሳሪያ መሳሪያዎቹ የተለያዩ ከሆኑ ቀደም ሲል በ Intel Quartus Prime ፕሮጀክት ውስጥ የተመረጠውን መሳሪያ ይተካዋል. መጠየቂያው ለቀድሞ ጓደኛዎ ማውጫውን እንዲገልጹ ሲጠይቅዎትampለዲዛይን፣ ነባሪውን ማውጫ መቀበል ይችላሉ፣ ./intel_pcie_ptile_ast_0_example_design፣ ወይም ሌላ ማውጫ ይምረጡ።
    ምስል 12. Example Designs ትር
    
13. ጨርስን ጠቅ ያድርጉ። የእርስዎን .ip ማስቀመጥ ይችላሉ። file ሲጠየቁ ነገር ግን የቀድሞውን መጠቀም መቻል አያስፈልግምampንድፍ.
14. የቀድሞውን ይክፈቱample ንድፍ ፕሮጀክት.
15. የቀድሞውን ያጠናቅቁampየ .ሶፍ ለማመንጨት le ንድፍ ፕሮጀክት file ለሙሉ example ንድፍ. ይህ file የሃርድዌር ማረጋገጫን ለማከናወን ወደ ሰሌዳ የሚያወርዱት ነው።
16. የእርስዎን የቀድሞ ዝጋample ንድፍ ፕሮጀክት.
    በ Intel Quartus Prime ፕሮጀክት ውስጥ የ PCIe ፒን ምደባዎችን መቀየር እንደማይችሉ ልብ ይበሉ. ነገር ግን፣ PCB ማዘዋወርን ለማቃለል አድቫን መውሰድ ይችላሉ።tagበዚህ አይፒ የሚደገፉ የሌይን ተገላቢጦሽ እና የፖላሪቲ ተገላቢጦሽ ባህሪያት።

2.3. ዲዛይኑን ማስመሰል Example
የማስመሰል ዝግጅት በሚከተለው ላይ እንደሚታየው የ P-tile Avalon Streaming IP for PCIe (DUT) ለመጠቀም የ Root Port Bus Functional Model (BFM) መጠቀምን ያካትታል።
አኃዝ
ምስል 13. ፒኦ ዲዛይን Example Simulation Testbench

በ testbench እና በውስጡ ስላሉት ሞጁሎች ተጨማሪ ዝርዝሮችን ለማግኘት በገጽ 15 ላይ ያለውን Testbench ይመልከቱ።
የሚከተለው የፍሰት ዲያግራም የንድፍ ማስመሰል ደረጃዎችን ያሳያል exampላይ:
ምስል 14. አሰራር

1.  ወደ testbench የማስመሰል ማውጫ ቀይር፣ / pcie_ed_tb/pcie_ed_tb/sim/ / አስመሳይ.
2. ለመረጡት ማስመሰያ ስክሪፕቱን ያሂዱ። ከታች ያለውን ሰንጠረዥ ይመልከቱ.
3. ውጤቱን ይተንትኑ.

ማስታወሻ፡- P-Tile ትይዩ የ PIPE ማስመሰሎችን አይደግፍም።
ሠንጠረዥ 1. ማስመሰልን ለማስኬድ ደረጃዎች

አስመሳይ	የስራ ማውጫ	መመሪያዎች
ModelSim* SE፣ Siemens* EDA QuestaSim* - Intel FPGA እትም	< ምሳሌample_design>/pcie_ed_tb/ pcie_ed_tb/ሲም/መካሪ/	1. vsim ን ጥራ (vsimን በመተየብ, የሚከተሉትን ትዕዛዞችን ማስኬድ የሚችሉበት የኮንሶል መስኮት ያመጣል). 2. msim_setup.tcl ያድርጉ ማስታወሻ፡ በአማራጭ ደረጃ 1 እና 2ን ከማድረግ ይልቅ፡ vsim -c -do msim_setup.tcl መተየብ ይችላሉ። 3. ld_ማረሚያ 4. መሮጥ - ሁሉም 5. የተሳካ ሲሙሌሽን በሚከተለው መልእክት ያበቃል፣ “በስኬት በመጠናቀቁ ማስመሰል ቆሟል!”
ቪሲኤስ*	< ምሳሌample_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs	1. sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=""USER_DEFINED_ELAB_OPTIONS="-xlrm\ uniq_prior_final" USER_DEFINED_SIM_OPTIONS=" ብለው ይተይቡ።
ቀጠለ…

አስመሳይ	የስራ ማውጫ	መመሪያዎች
		ማሳሰቢያ፡ ከላይ ያለው ትዕዛዝ ባለአንድ መስመር ትዕዛዝ ነው። 2. የተሳካ ሲሙሌሽን በሚከተለው መልእክት ያበቃል፣ “በስኬት በመጠናቀቁ ማስመሰል ቆሟል!” ማሳሰቢያ፡ በይነተገናኝ ሁነታ ላይ ማስመሰልን ለማስኬድ የሚከተሉትን ደረጃዎች ይጠቀሙ፡ (አስቀድሞ በይነተገናኝ ባልሆነ ሁነታ ሲምቪ executable ካመነጩ፣ simv እና simv.diadir ይሰርዙ) 1. vcs_setup.sh ን ይክፈቱ file እና በቪሲኤስ ትዕዛዝ ላይ የማረም አማራጭ ያክሉ፡vcs -debug_access+r 2. ንድፍ ማጠናቀር exampለ፡ sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. ማስመሰልን በይነተገናኝ ሁነታ ይጀምሩ፡ simv-gui &

ይህ የሙከራ ቤንች እስከ Gen4 x16 ልዩነትን ያስመስላል።
የማስመሰል ስራው ምንም ስህተቶች ካልተከሰተ "ማስመሰል በተሳካ ሁኔታ በመጠናቀቁ ቆሟል" ሲል ዘግቧል።
2.3.1. ቴስትቤንች
የፈተና ቤንች የማዋቀር እና የማህደረ ትውስታ ግብይቶችን ለመጀመር የሙከራ አሽከርካሪ ሞጁሉን altpcietb_bfm_rp_gen4_x16.sv ይጠቀማል። ጅምር ላይ፣የሙከራ ነጂው ሞጁል ከRoot Port እና Endpoint Configuration Space መመዝገቢያዎች መረጃን ያሳያል፣ይህም ከጠቀስካቸው መለኪያዎች ጋር Parameter Editorን በመጠቀም ማዛመድ ይችላሉ።
የቀድሞampለ P-Tile IP ለ PCIe በመረጡት ውቅር ላይ በመመስረት le design እና testbench በተለዋዋጭ የመነጩ ናቸው። testbench እርስዎ በIntel Quartus Prime ውስጥ በፓራሜትር አርታዒ ውስጥ የገለጹትን መለኪያዎች ይጠቀማል። ይህ የሙከራ ቤንች ተከታታይ PCI ኤክስፕረስ በይነገጽን በመጠቀም እስከ ×16 PCI Express አገናኝን ያስመስላል። የሙከራ ቤንች ዲዛይኑ ከአንድ በላይ PCI ኤክስፕረስ ማገናኛን በአንድ ጊዜ ለማስመሰል ያስችላል። የሚከተለው ምስል ከፍተኛ ደረጃን ያሳያል view የ PIO ንድፍ ምሳሌampለ.
ምስል 15. ፒኦ ዲዛይን Example Simulation Testbench

የ testbench ከፍተኛ ደረጃ የሚከተሉትን ዋና ሞጁሎች ያፋጥናል፡

• altpcietb_bfm_rp_gen4x16.sv — ይህ የ root Port PCIe BFM ነው።
  // ማውጫ መንገድ
  /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
  pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ / ሲም
• pcie_ed_dut.ip፡ ይህ እርስዎ ከጠቀሷቸው ግቤቶች ጋር የመጨረሻው ነጥብ ንድፍ ነው።
  // ማውጫ መንገድ
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_pio0.ip: ይህ ሞጁል ለ PIO ንድፍ የቀድሞ ግብይቶች ኢላማ እና ጀማሪ ነውampለ.
  // ማውጫ መንገድ
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_sriov0.ip: ይህ ሞጁል ለ SR-IOV ንድፍ የቀድሞ ግብይቶች ኢላማ እና ጀማሪ ነውampለ.
  // ማውጫ መንገድ
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

ምስል 16. SR-IOV ንድፍ Example Simulation Testbench

በተጨማሪም የሙከራ ወንበሩ የሚከተሉትን ተግባራት የሚያከናውን መደበኛ አሠራር አለው፡

• ለመጨረሻ ነጥብ የማጣቀሻ ሰዓቱን በሚፈለገው ድግግሞሽ ያመነጫል።
• ሲጀመር PCI ኤክስፕረስ ዳግም ማስጀመርን ያቀርባል።

ስለ Root Port BFM ለበለጠ መረጃ፣የIntel FPGA P-Tile Avalon ዥረት IP ለ PCI ኤክስፕረስ የተጠቃሚ መመሪያ የTestBench ምዕራፍ ይመልከቱ።
ተዛማጅ መረጃ
Intel FPGA P-Tile አቫሎን ዥረት IP ለ PCI ኤክስፕረስ የተጠቃሚ መመሪያ
2.3.1.1. የአሽከርካሪ ሞጁል ሙከራ
የሙከራ አሽከርካሪው ሞጁል፣ intel_pcie_ptile_tbed_hwtcl.v፣ ከፍተኛውን BFM፣altpcietb_bfm_top_rp.v.
ከፍተኛ ደረጃ BFM የሚከተሉትን ተግባራት ያጠናቅቃል፡-

1. ሾፌሩን እና ተቆጣጣሪውን ያፋጥነዋል።
2. የስር ወደብ BFM ያፋጥናል።
3. ተከታታይ በይነገጽን ያፋጥናል።

የውቅረት ሞጁል፣ altpcietb_g3bfm_configure.v፣ የሚከተሉትን ተግባራት ያከናውናል፡

1. BARsን ያዋቅራል እና ይመድባል።
2. የ Root Port እና Endpoint ያዋቅራል።
3. አጠቃላይ የማዋቀሪያ ቦታን፣ BAR፣ MSI፣ MSI-X እና AER ቅንብሮችን ያሳያል።

2.3.1.2. ፒኦ ዲዛይን Example Testbench

ከታች ያለው ምስል የ PIO ንድፍ example simulation ንድፍ ተዋረድ. የ PIO ንድፍ ፈተናዎች example በመተግበሪያዎች_type_hwtcl ግቤት ይገለጻሉ።
3. በዚህ ግቤት እሴት ስር የሚሰሩት ሙከራዎች በebfm_cfg_rp_ep_rootport፣ Find_mem_bar እና downstream_loop ውስጥ ተገልጸዋል።
ምስል 17. ፒኦ ዲዛይን Example Simulation ንድፍ ተዋረድ

የሙከራ ወንበሩ በአገናኝ ስልጠና ይጀምራል እና ከዚያ ለመቁጠር የአይፒ ውቅር ቦታን ይደርሳል። downstream_loop የሚባል ተግባር (በRoot Port ውስጥ ይገለጻል።
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) ከዚያ የ PCIe አገናኝ ሙከራን ያደርጋል። ይህ ፈተና የሚከተሉትን ደረጃዎች ያካትታል:

1. ከመጨረሻ ነጥብ በስተጀርባ ባለው ቺፕ ላይ ባለው ማህደረ ትውስታ ውስጥ አንድ ነጠላ dword ውሂብ ለመፃፍ የማህደረ ትውስታ ፃፍ ትዕዛዝ ይስጡ።
2. በቺፕ ማህደረ ትውስታ ላይ ያለውን መረጃ መልሶ ለማንበብ የማህደረ ትውስታ ንባብ ትዕዛዝ ይስጡ።
3. የተነበበውን መረጃ ከጽሑፍ ውሂብ ጋር ያወዳድሩ። የሚዛመዱ ከሆነ፣ ፈተናው ይህንን እንደ ማለፊያ ይቆጥራል።
4. ለ 1 ድግግሞሽ ደረጃዎች 2, 3 እና 10 መድገም.

የመጀመሪያው የማስታወሻ ጽሁፍ በ 219 ኛ አካባቢ ይካሄዳል. በ P-tile Hard IP ለ PCIe በአቫሎን-ST RX በይነገጽ የተነበበ ማህደረ ትውስታ ይከተላል. የማጠናቀቂያ TLP የማስታወሻ ንባብ ጥያቄ ከቀረበ በኋላ ብዙም ሳይቆይ በአቫሎን-ST TX በይነገጽ ይታያል።
2.3.1.3. SR-IOV ንድፍ Example Testbench
ከታች ያለው ምስል የ SR-IOV ንድፍ example simulation ንድፍ ተዋረድ. የ SR-IOV ንድፍ ፈተናዎች example የሚከናወነው sriov_test ተብሎ በሚጠራው ተግባር ነው ፣
ይህም በ altpcietb_bfm_cfbp.sv ውስጥ ይገለጻል።
ምስል 18. SR-IOV ንድፍ Example Simulation ንድፍ ተዋረድ

የ SR-IOV testbench በ PF እስከ ሁለት አካላዊ ተግባራት (PFs) እና 32 Virtual Functions (VFs) ይደግፋል።
የሙከራ ወንበሩ በአገናኝ ስልጠና ይጀምራል እና ከዚያ ለመቁጠር የአይፒ ውቅር ቦታን ይደርሳል። ከዚያ በኋላ, የሚከተሉትን ደረጃዎች ያከናውናል.

1. የማህደረ ትውስታ መፃፍ ጥያቄን ወደ PF ይላኩ ከዚያም የማስታወሻ ንባብ ጥያቄን ለማነፃፀር ተመሳሳዩን ዳታ ለማንበብ። የተነበበው መረጃ ከተፃፈው መረጃ ጋር የሚዛመድ ከሆነ, እሱ ነው
   ማለፊያ. ይህ ሙከራ የሚከናወነው my_test ተብሎ በሚጠራው ተግባር ነው (በ altpcietb_bfm_cfbp.v)። ይህ ሙከራ ለእያንዳንዱ ፒኤፍ ሁለት ጊዜ ይደገማል.
2. የማስታወሻ መፃፍ ጥያቄን ወደ ቪኤፍ ይላኩ ከዚያም የማስታወሻ ንባብ ጥያቄን ለማነፃፀር ተመሳሳዩን ዳታ ለማንበብ። የተነበበው መረጃ ከተፃፈው መረጃ ጋር የሚዛመድ ከሆነ, እሱ ነው
   ማለፊያ. ይህ ሙከራ የሚከናወነው cfbp_target_test ተብሎ በሚጠራው ተግባር ነው (በ altpcietb_bfm_cfbp.v)። ይህ ሙከራ ለእያንዳንዱ ቪኤፍ ይደገማል።

የመጀመሪያው የማስታወሻ ጽሁፍ በ 263 እኛ አካባቢ ይካሄዳል. ቀጥሎም በP-tile Hard IP ለ PCIe በአቫሎን-ST RX በይነገጽ PF0 የተነበበ ማህደረ ትውስታ ይከተላል። የማጠናቀቂያ TLP የማስታወሻ ንባብ ጥያቄ ከቀረበ በኋላ ብዙም ሳይቆይ በአቫሎን-ST TX በይነገጽ ይታያል።
2.4. ንድፉን በማጠናቀር ላይ Example

1. ሂድ ወደ /intel_pcie_ptile_ast_0_example_design/ እና pcie_ed.qpf ይክፈቱ።
2. ከሚከተሉት ሁለት የግንባታ ኪት ውስጥ አንዱን ከመረጡ፣ ከ VID ጋር የተያያዙ ቅንጅቶች በ.qsf ውስጥ ተካትተዋል። file ከተፈጠረው ንድፍ ለምሳሌample, እና እርስዎ እራስዎ ማከል አይጠበቅብዎትም. እነዚህ መቼቶች በቦርድ ላይ የተመሰረቱ መሆናቸውን ልብ ይበሉ።
   • Intel Stratix 10 DX P-Tile ES1 FPGA ልማት ኪት
   • Intel Stratix 10 DX P-Tile Production FPGA ማጎልበቻ ኪት
   • Intel Agilex F-Series P-Tile ES0 FPGA ልማት ኪት
3. በሂደት ላይ ባለው ምናሌ ውስጥ ጀምር ማጠናቀርን ይምረጡ።

2.5. የሊኑክስ ከርነል ሾፌርን በመጫን ላይ

ንድፍ ከመሞከርዎ በፊት የቀድሞampበሃርድዌር ውስጥ የሊኑክስ ከርነል መጫን አለብዎት
ሹፌር ። የሚከተሉትን ሙከራዎች ለማድረግ ይህንን ሾፌር መጠቀም ይችላሉ።
• 100 የሚጽፍ እና የሚያነብ የ PCIe አገናኝ ሙከራ
• የማህደረ ትውስታ ቦታ DWORD
ያነባል እና ይጽፋል
• ኮንፊገሬሽን Space DWORD ያነባል እና ይጽፋል
(1)
በተጨማሪም, የሚከተሉትን መለኪያዎች ዋጋ ለመለወጥ ሾፌሩን መጠቀም ይችላሉ:
• ባር ጥቅም ላይ እየዋለ ነው።
• የተመረጠው መሳሪያ (የአውቶቡስ፣ መሳሪያ እና ተግባር (BDF) ቁጥሮችን በመጥቀስ
መሣሪያው)
የከርነል ነጂውን ለመጫን የሚከተሉትን ደረጃዎች ያጠናቅቁ።

1. በቀድሞው ስር ወደ ./software/kernel/linux ሂድample ንድፍ ትውልድ ማውጫ.
2. በመጫን፣ በመጫን እና በማውረድ ላይ ያሉትን ፈቃዶች ይቀይሩ files:
   $ chmod 777 ጫን ጭነት ማራገፍ
3. ሾፌሩን ይጫኑ፡-
   $ sudo ./ጫን
4. የአሽከርካሪው መጫኑን ያረጋግጡ;
   $ lsmod | grep intel_fpga_pcie_drv
   የሚጠበቀው ውጤት፡-
   intel_fpga_pcie_drv 17792 0
5. ሊኑክስ የ PCIe ንድፍ የቀድሞ እውቅና እንዳለው ያረጋግጡampላይ:
   $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
   ማስታወሻ፡- የአቅራቢ መታወቂያውን ከቀየሩ፣ አዲሱን የአቅራቢ መታወቂያ ለIntel ይተኩ
   የአቅራቢ መታወቂያ በዚህ ትዕዛዝ።
   የሚጠበቀው ውጤት፡-
   የከርነል ሾፌር በአገልግሎት ላይ ነው፡ intel_fpga_pcie_drv

2.6. ንድፉን በማሄድ ላይ Example
በ P-Tile Avalon-ST PCIe ንድፍ የቀድሞ ልታከናውኗቸው የምትችላቸው የሙከራ ስራዎች እዚህ አሉ።ampያነሰ፡

1. በዚህ የተጠቃሚ መመሪያ ውስጥ፣ ቃላቶቹ፣ DWORD እና QWORD በ PCI Express Base Specification ውስጥ ያላቸው ተመሳሳይ ትርጉም አላቸው። አንድ ቃል 16 ቢት ነው፣ DWORD 32 ቢት እና QWORD 64 ቢት ነው።

ሠንጠረዥ 2. በ P-Tile Avalon-ST PCIe ንድፍ የተደገፉ የሙከራ ስራዎች Exampሌስ

ስራዎች	የሚያስፈልግ ባር	በP-Tile Avalon-ST PCIe ንድፍ የተደገፈ Example
0: የሊንክ ፈተና - 100 ይጽፋል እና ያነባል	0	አዎ
1: የማህደረ ትውስታ ቦታን ይፃፉ	0	አዎ
2፡ የማህደረ ትውስታ ቦታን አንብብ	0	አዎ
3: የውቅር ቦታን ይፃፉ	ኤን/ኤ	አዎ
4፡ የውቅረት ቦታን ያንብቡ	ኤን/ኤ	አዎ
5፡ ባርን ቀይር	ኤን/ኤ	አዎ
6፡ መሳሪያን ቀይር	ኤን/ኤ	አዎ
7፡ SR-IOVን አንቃ	ኤን/ኤ	አዎ (*)
8: ለእያንዳንዱ የነቃ ምናባዊ ተግባር የአሁኑ መሣሪያ አገናኝ ሙከራ ያድርጉ	ኤን/ኤ	አዎ (*)
9፡ ዲኤምኤ አከናውን።	ኤን/ኤ	አይ
10፡ ፕሮግራሙን አቋርጥ	ኤን/ኤ	አዎ

ማሳሰቢያ፡ (*) እነዚህ የፍተሻ ስራዎች የሚገኙት የ SR-IOV ንድፍ ሲኖር ብቻ ነው።ample ተመርጧል.
2.6.1. የፒኦ ዲዛይን Example

1. ወደ ./software/user/ex ይሂዱample ንድፍ በታች example ማውጫ.
2. ዲዛይኑን ያሰባስቡ exampማመልከቻ:
   $ ማድረግ
3. ፈተናውን አሂድ፡
   $ sudo ./intel_fpga_pcie_link_test
   የIntel FPGA IP PCIe አገናኝ ሙከራን በእጅ ወይም አውቶማቲክ ሁነታ ማሄድ ይችላሉ። ከ ምረጥ፡
   • በአውቶማቲክ ሁነታ, አፕሊኬሽኑ መሳሪያውን በራስ-ሰር ይመርጣል. ፈተናው የኢንቴል PCIe መሳሪያን ከአቅራቢው መታወቂያ ጋር በማዛመድ ከዝቅተኛው BDF ጋር ይመርጣል።
   በተጨማሪም ፈተናው የሚገኘውን ዝቅተኛውን BAR ይመርጣል።
   • በእጅ ሞድ፣ ፈተናው ለአውቶቡስ፣ መሳሪያ እና የተግባር ቁጥር እና BAR ይጠይቅዎታል።
   ለ Intel Stratix 10 DX ወይም Intel Agilex Development Kit, እርስዎ መወሰን ይችላሉ
   BDF የሚከተለውን ትዕዛዝ በመተየብ፡-
   $ lspci -d 1172፡
   4. እዚህ sampለራስ-ሰር እና በእጅ ሁነታዎች ግልባጭ:
   ራስ-ሰር ሁነታ:

በእጅ ሁነታ:

ተዛማጅ መረጃ
PCIe አገናኝ መርማሪ በላይview
በPhysical, Data Link እና Transaction Layer ላይ ያለውን አገናኝ ለመከታተል PCIe Link Inspectorን ይጠቀሙ።
2.6.2. የ SR-IOV ንድፍ በማሄድ ላይ Example

የ SR-IOV ንድፍ የቀድሞ ለመፈተሽ ደረጃዎች እዚህ አሉ።ampበሃርድዌር ላይ;

1. sudo ን በማሄድ የኢንቴል FPGA IP PCIe አገናኝ ሙከራን ያሂዱ።
   intel_fpga_pcie_link_test ትዕዛዝ እና ከዚያ አማራጩን 1 ይምረጡ፡
   መሣሪያን በእጅ ይምረጡ።
2. ምናባዊ ተግባራቱ የተመደበለትን የአካል ተግባር BDF አስገባ።
3. ወደ የሙከራ ምናሌው ለመቀጠል BAR "0" ያስገቡ።
4. ለአሁኑ መሳሪያ SR-IOVን ለማንቃት አማራጭ 7 አስገባ።
5. ለአሁኑ መሣሪያ የሚነቁትን የምናባዊ ተግባራት ብዛት ያስገቡ።
   
6. ለአካላዊ ተግባር የተመደበው ለእያንዳንዱ የነቃ ምናባዊ ተግባር የማገናኛ ሙከራ ለማድረግ አማራጭ 8 አስገባ። የሊንክ መፈተሻ አፕሊኬሽኑ 100 ሚሞሪ ይጽፋል እያንዳንዳቸው በአንድ dword ዳታ እና ከዚያም መረጃውን ለመፈተሽ መልሰው ያንብቡ። አፕሊኬሽኑ በሙከራው መጨረሻ ላይ የአገናኝ ሙከራውን ያልተሳካላቸው ምናባዊ ተግባራት ብዛት ያትማል።
   7. በአዲስ ተርሚናል፣ lspci –d 1172 ያሂዱ፡ | grep -c "Altera" ትእዛዝ የPFs እና VFs ቆጠራን ለማረጋገጥ። የሚጠበቀው ውጤት የአካል ተግባራት እና የምናባዊ ተግባራት ብዛት ድምር ነው።

P-tile አቫሎን ዥረት አይፒ ለ PCI ኤክስፕረስ ዲዛይን

Example የተጠቃሚ መመሪያ መዛግብት

ኢንቴል ኳርትስ ዋና ስሪት	የተጠቃሚ መመሪያ
21.2	P-tile አቫሎን ዥረት አይፒ ለ PCI ኤክስፕረስ ዲዛይን Example የተጠቃሚ መመሪያ
20.3	P-tile አቫሎን ዥረት አይፒ ለ PCI ኤክስፕረስ ዲዛይን Example የተጠቃሚ መመሪያ
20.2	P-tile አቫሎን ዥረት አይፒ ለ PCI ኤክስፕረስ ዲዛይን Example የተጠቃሚ መመሪያ
20.1	P-tile አቫሎን ዥረት አይፒ ለ PCI ኤክስፕረስ ዲዛይን Example የተጠቃሚ መመሪያ
19.4	P-tile አቫሎን ዥረት አይፒ ለ PCI ኤክስፕረስ ዲዛይን Example የተጠቃሚ መመሪያ
19.1.1	P-tile አቫሎን ዥረት አይፒ ለ PCI ኤክስፕረስ ዲዛይን Example የተጠቃሚ መመሪያ

ኢንቴል ኮርፖሬሽን. መብቱ በህግ የተጠበቀ ነው. ኢንቴል፣ የኢንቴል አርማ እና ሌሎች የኢንቴል ምልክቶች የኢንቴል ኮርፖሬሽን ወይም የስርጭቱ የንግድ ምልክቶች ናቸው። ኢንቴል የኤፍፒጂኤ እና ሴሚኮንዳክተር ምርቶቹን በIntel መደበኛ ዋስትና መሰረት ለአሁኑ ዝርዝር መግለጫዎች ዋስትና ይሰጣል፣ነገር ግን በማናቸውም ምርቶች እና አገልግሎቶች ላይ ያለማሳወቂያ በማንኛውም ጊዜ ለውጦችን የማድረግ መብቱ የተጠበቀ ነው። ኢንቴል በዚህ ውስጥ የተገለጸውን ማንኛውንም መረጃ፣ ምርት ወይም አገልግሎት ከመተግበሩ ወይም ከመጠቀሙ የተነሳ ምንም አይነት ሃላፊነት ወይም ተጠያቂነት አይወስድም። የኢንቴል ደንበኞች በማናቸውም የታተመ መረጃ ላይ ከመታመንዎ በፊት እና ለምርቶች ወይም አገልግሎቶች ትዕዛዝ ከማቅረባቸው በፊት የቅርብ ጊዜውን የመሳሪያ ዝርዝር መግለጫዎችን እንዲያገኙ ይመከራሉ። *ሌሎች ስሞች እና የንግድ ምልክቶች እንደሌሎች ንብረት ሊጠየቁ ይችላሉ።
አይኤስኦ
9001፡2015
ተመዝግቧል

የሰነድ ማሻሻያ ታሪክ ለኢንቴል ፒ-ቲል አቫሎን

ዥረት ሃርድ አይፒ ለ PCIe ንድፍ Example የተጠቃሚ መመሪያ

የሰነድ ሥሪት	ኢንቴል ኳርትስ ዋና ስሪት	የአይፒ ስሪት	ለውጦች
2021.10.04	21.3	6.0.0	ለ SR-IOV ንድፍ የቀድሞ የሚደገፉትን ውቅሮች ለውጧልample ከ Gen3 x16 EP እና Gen4 x16 EP እስከ Gen3 x8 EP እና Gen4 x8 EP በተግባራዊ መግለጫ ለነጠላ root I/O Virtualization (SR-IOV) ንድፍ Example ክፍል. ለIntel Stratix 10 DX P-tile ፕሮዳክሽን FPGA ልማት ኪት ወደ ዲዛይን ማመንጨት ድጋፍ ታክሏል።ample ክፍል.
2021.07.01	21.2	5.0.0	ለPIO እና SR-IOV ንድፍ ምሳሌ የማስመሰል ሞገዶችን ተወግዷልampየንድፍ ማስመሰል Exampለ. በክፍሉ ውስጥ BDF ለማሳየት ትዕዛዙን አዘምኗል የፒኦ ዲዛይን Exampለ.
2020.10.05	20.3	3.1.0	የአቫሎን ዥረት ንድፍ ከቀድሞ ጀምሮ የመመዝገቢያውን ክፍል ተወግዷልampየቁጥጥር መዝገብ የላቸውም።
2020.07.10	20.2	3.0.0	የታከሉ የማስመሰል ሞገዶች፣ የፈተና ጉዳይ መግለጫዎች እና የፍተሻ ውጤት መግለጫዎች ለዲዛይኑ የቀድሞampሌስ. ለModelSim simulator ወደ ንድፍ ማስመሰል Example ክፍል.
2020.05.07	20.1	2.0.0	የሰነዱን ርዕስ ወደ Intel FPGA P-Tile Avalon ዥረት IP ለ PCI ኤክስፕረስ ዲዛይን Exampአዲስ የሕግ ስያሜ መመሪያዎችን ለማሟላት የተጠቃሚ መመሪያ። የVCS በይነተገናኝ ሁነታ የማስመሰል ትዕዛዙን አዘምኗል።
2019.12.16	19.4	1.1.0	ታክሏል SR-IOV ንድፍ example መግለጫ.
2019.11.13	19.3	1.0.0	Gen4 x8 Endpoint እና Gen3 x8 Endpoint ወደ የሚደገፉ ውቅሮች ዝርዝር ታክሏል።
2019.05.03	19.1.1	1.0.0	የመጀመሪያ ልቀት

ኢንቴል ኮርፖሬሽን. መብቱ በህግ የተጠበቀ ነው. ኢንቴል፣ የኢንቴል አርማ እና ሌሎች የኢንቴል ምልክቶች የኢንቴል ኮርፖሬሽን ወይም የስርጭቱ የንግድ ምልክቶች ናቸው። ኢንቴል የኤፍፒጂኤ እና ሴሚኮንዳክተር ምርቶቹን በIntel መደበኛ ዋስትና መሰረት ለአሁኑ ዝርዝር መግለጫዎች ዋስትና ይሰጣል፣ነገር ግን በማናቸውም ምርቶች እና አገልግሎቶች ላይ ያለማሳወቂያ በማንኛውም ጊዜ ለውጦችን የማድረግ መብቱ የተጠበቀ ነው። ኢንቴል በዚህ ውስጥ የተገለጸውን ማንኛውንም መረጃ፣ ምርት ወይም አገልግሎት ከመተግበሩ ወይም ከመጠቀሙ የተነሳ ምንም አይነት ሃላፊነት ወይም ተጠያቂነት አይወስድም። የኢንቴል ደንበኞች በማናቸውም የታተመ መረጃ ላይ ከመታመንዎ በፊት እና ለምርቶች ወይም አገልግሎቶች ትዕዛዝ ከማቅረባቸው በፊት የቅርብ ጊዜውን የመሳሪያ ዝርዝር መግለጫዎችን እንዲያገኙ ይመከራሉ። *ሌሎች ስሞች እና የንግድ ምልክቶች እንደሌሎች ንብረት ሊጠየቁ ይችላሉ።
አይኤስኦ
9001፡2015
ተመዝግቧል

የመስመር ላይ ስሪት
ግብረ መልስ ላክ
መታወቂያ፡ 683038
UG-20234
ስሪት: 2021.10.04

ሰነዶች / መርጃዎች

intel FPGA P-Tile Avalon Streaming IP ለ PCI ኤክስፕረስ ዲዛይን Example [pdf] የተጠቃሚ መመሪያ FPGA P-Tile፣ አቫሎን ዥረት አይፒ ለ PCI ኤክስፕረስ ዲዛይን Example፣ FPGA P-Tile አቫሎን ዥረት አይፒ ለ PCI ኤክስፕረስ ዲዛይን Example, FPGA P-Tile አቫሎን ዥረት አይፒ

ዋቢዎች

• የተጠቃሚ መመሪያ