GPIO Intel® FPGA IP የተጠቃሚ መመሪያ

---

Intel® Arria® 10 እና Intel® Cyclone® 10 GX መሳሪያዎች

ለIntel® Quartus® Prime Design Suite ተዘምኗል፡- 21.2
የአይፒ ስሪት፡- 20.0.0

የመስመር ላይ ስሪት                                                               መታወቂያ፡- 683136
ግብረ መልስ ላክ             ug-altera_gpio            ስሪት፡ 2021.07.15

---

የ GPIO Intel® FPGA IP ኮር የአጠቃላይ ዓላማ I/O (GPIO) ባህሪያትን እና አካላትን ይደግፋል። በአጠቃላይ GPIOs ለትራንሰቨር፣ የማህደረ ትውስታ መገናኛዎች ወይም ኤልቪዲኤስ ልዩ ያልሆኑ መተግበሪያዎችን መጠቀም ትችላለህ።

የ GPIO IP ኮር ለIntel Arria® 10 እና Intel Cyclone® 10 GX መሳሪያዎች ብቻ ይገኛል። ንድፎችን ከ Stratix® V፣ Arria V ወይም Cyclone V መሳሪያዎች እየፈለሱ ከሆነ፣ ALTDDIO_IN፣ ALTDDIO_OUT፣ ALTDDIO_BIDIR ወይም ALTIOBUF IP ኮሮችን ማዛወር አለቦት።

ተዛማጅ መረጃ

• የአይፒ ፍልሰት ፍሰት ለአሪያ ቪ፣ ሳይክሎን ቪ እና ስትራቲክስ ቪ መሳሪያዎች በገጽ 22 ላይ
• Intel Stratix 10 I / O ትግበራ መመሪያዎች
  ለIntel Stratix 10 መሳሪያዎች የGPIOIP ዋና ተጠቃሚ መመሪያን ያቀርባል።
• የ Intel FPGA IP Cores መግቢያ
  ስለ ኢንቴል FPGA አይፒ ኮሮች አጠቃላይ መረጃን ያቀርባል፣የአይፒ ኮሮችን መመሳጠር፣ማመንጨት፣ማሻሻል እና ማስመሰልን ጨምሮ።
• ስሪት-ገለልተኛ IP እና Qsys የማስመሰል ስክሪፕቶችን መፍጠር
  ለሶፍትዌር ወይም የአይፒ ስሪት ማሻሻያዎች በእጅ ማሻሻያ የማይፈልጉ የማስመሰል ስክሪፕቶችን ይፍጠሩ።
• የፕሮጀክት አስተዳደር ምርጥ ልምዶች
  የፕሮጀክትዎን እና የአይፒዎን ቀልጣፋ አስተዳደር እና ተንቀሳቃሽነት መመሪያዎች files.
• GPIO Intel FPGA IP የተጠቃሚ መመሪያ መዛግብት በገጽ 24 ላይ
  ለቀደሙት የ GPIO IP core ስሪቶች የተጠቃሚ መመሪያዎችን ዝርዝር ያቀርባል።
• ድርብ የውሂብ መጠን I/O (ALTDDIO_IN፣ ALTDDIO_OUT እና ALTDDIO_BIDIR) የአይፒ ኮሮች የተጠቃሚ መመሪያ
• I/O Buffer (ALTIOBUF) IP ኮር የተጠቃሚ መመሪያ

ለጂፒአይኦ ኢንቴል FPGA አይፒ የሚለቀቅ መረጃ

የIntel FPGA IP ስሪቶች ከIntel Quartus® Prime Design Suite ሶፍትዌር ስሪቶች እስከ v19.1 ድረስ ይዛመዳሉ። ከIntel Quartus Prime Design Suite ሶፍትዌር ሥሪት 19.2 ጀምሮ፣ Intel FPGA IP አዲስ የሥሪት ሥሪት አለው።

---

ኢንቴል ኮርፖሬሽን. መብቱ በህግ የተጠበቀ ነው. ኢንቴል፣ የኢንቴል አርማ እና ሌሎች የኢንቴል ምልክቶች የኢንቴል ኮርፖሬሽን ወይም የስርጭቱ የንግድ ምልክቶች ናቸው። ኢንቴል የኤፍፒጂኤ እና ሴሚኮንዳክተር ምርቶቹን በIntel መደበኛ ዋስትና መሰረት ለአሁኑ ዝርዝር መግለጫዎች ዋስትና ይሰጣል፣ነገር ግን በማናቸውም ምርቶች እና አገልግሎቶች ላይ ያለማሳወቂያ በማንኛውም ጊዜ ለውጦችን የማድረግ መብቱ የተጠበቀ ነው። ኢንቴል በዚህ ውስጥ የተገለጸውን ማንኛውንም መረጃ፣ ምርት ወይም አገልግሎት ከመተግበሩ ወይም ከመጠቀሙ የተነሳ ምንም አይነት ሃላፊነት ወይም ተጠያቂነት አይወስድም። የኢንቴል ደንበኞች በማናቸውም የታተመ መረጃ ላይ ከመታመንዎ በፊት እና ለምርቶች ወይም አገልግሎቶች ትዕዛዝ ከማቅረባቸው በፊት የቅርብ ጊዜውን የመሳሪያ ዝርዝር መግለጫዎችን እንዲያገኙ ይመከራሉ። *ሌሎች ስሞች እና የንግድ ምልክቶች እንደሌሎች ንብረት ሊጠየቁ ይችላሉ።

ISO 9001: 2015 ተመዝግቧል

የIntel FPGA IP ስሪት (XYZ) ቁጥር ​​በእያንዳንዱ የIntel Quartus Prime ሶፍትዌር ስሪት ሊቀየር ይችላል። ለውጥ በ፡

• X የአይፒን ዋና ክለሳ ያሳያል። የIntel Quartus Prime ሶፍትዌርን ካዘመኑ፣ አይፒውን እንደገና ማመንጨት አለብዎት።
• Y አይፒው አዳዲስ ባህሪያትን እንደሚያካትት ያሳያል። እነዚህን አዲስ ባህሪያት ለማካተት የእርስዎን አይፒ ያድሱ።
• Z የሚያመለክተው አይፒው ጥቃቅን ለውጦችን ያካትታል። እነዚህን ለውጦች ለማካተት የእርስዎን አይፒ ያድሱ።

ሠንጠረዥ 1. GPIO Intel FPGA IP Core የአሁን የተለቀቀ መረጃ

ንጥል	መግለጫ
የአይፒ ስሪት	20.0.0
ኢንቴል ኳርትስ ዋና ስሪት	21.2
የተለቀቀበት ቀን	2021.06.23

GPIO Intel FPGA IP ባህሪያት

የ GPIO IP ኮር የመሳሪያውን I/O ብሎኮችን የሚደግፉ ባህሪያትን ያካትታል። የ GPIO IP ኮርን ለማዋቀር የIntel Quartus Prime ፓራሜትር አርታዒን መጠቀም ይችላሉ።

የ GPIO IP ኮር እነዚህን ክፍሎች ያቀርባል:

• ድርብ የውሂብ መጠን ግብዓት/ውፅዓት (ዲአይኦ) - የመገናኛ ቻናል የውሂብ መጠን በእጥፍ ወይም በግማሽ የሚቀንስ ዲጂታል አካል።
• የዘገየ ሰንሰለቶች - የተወሰነ መዘግየትን ለማከናወን እና በ I/O ጊዜ መዘጋት ላይ ለማገዝ የመዘግየት ሰንሰለቶችን ያዋቅሩ።
• I/O ቋት—ፓዳዶቹን ከ FPGA ጋር ያገናኙ።

GPIO ኢንቴል FPGA IP ውሂብ ዱካዎች

ምስል 1. ከፍተኛ-ደረጃ View የነጠላ-መጨረሻ GPIO

ሠንጠረዥ 2. GPIO IP Core Data Path Modes

የውሂብ መንገድ	የመመዝገቢያ ሁነታ
	ማለፍ	ቀላል ምዝገባ	DDR I/O
			ሙሉ-ተመን	ግማሽ-ተመን
ግቤት	ሁሉንም ድርብ የውሂብ መጠን I/Os (DDIOs) በማለፍ ከመዘግየቱ ኤለመንት ወደ ኮር ይሄዳል።	የሙሉ-ተመን DDIO ግማሽ ደረጃ DDIOዎችን በማለፍ እንደ ቀላል መዝገብ ይሰራል። Fitter እንደየአካባቢው እና የጊዜ ውጣ ውረዶች ላይ በመመስረት መዝገቡን በ I/O ውስጥ ማሸግ ወይም መመዝገቢያውን በዋናው መተግበሩን ይመርጣል።	የሙሉ-ተመን DDIO የግማሽ ተመን DDIOዎችን በማለፍ እንደ መደበኛ DIIO ይሰራል።	የሙሉ-ተመን DDIO እንደ መደበኛ DIIO ይሰራል። የግማሽ ተመን ዲአይኦዎች የሙሉ-ተመን ውሂብን ወደ ግማሽ-ታሪፍ ይለውጣሉ።
ውፅዓት	ሁሉንም DIIOዎች በማለፍ መረጃው ከዋናው በቀጥታ ወደ መዘግየት ኤለመንት ይሄዳል።	የሙሉ-ተመን DDIO ግማሽ ደረጃ DDIOዎችን በማለፍ እንደ ቀላል መዝገብ ይሰራል። Fitter እንደየአካባቢው እና የጊዜ ውጣ ውረዶች ላይ በመመስረት መዝገቡን በ I/O ውስጥ ማሸግ ወይም መመዝገቢያውን በዋናው መተግበሩን ይመርጣል።	የሙሉ-ተመን DDIO የግማሽ ተመን DDIOዎችን በማለፍ እንደ መደበኛ DIIO ይሰራል።	የሙሉ-ተመን DDIO እንደ መደበኛ DIIO ይሰራል። የግማሽ ተመን ዲአይኦዎች የሙሉ-ተመን ውሂብን ወደ ግማሽ-ታሪፍ ይለውጣሉ።
ጨረታ	የውጤት ቋት ሁለቱንም የውጤት ፒን እና የግቤት ቋት ያንቀሳቅሳል።	የሙሉ መጠን ዲዲዮ እንደ ቀላል መዝገብ ይሰራል። የውጤት ቋት ሁለቱንም የውጤት ፒን እና የግቤት ቋት ያንቀሳቅሳል።	የሙሉ-ተመን DDIO እንደ መደበኛ DIIO ይሰራል። የውጤት ቋት ሁለቱንም የውጤት ፒን እና የግቤት ቋት ያንቀሳቅሳል። የግቤት ቋት የሶስት ፍሊፕ-ፍሎፕ ስብስብን ያንቀሳቅሳል።	የሙሉ-ተመን DDIO እንደ መደበኛ DIIO ይሰራል። የግማሽ ተመን ዲአይኦዎች የሙሉ-ተመን ውሂብን ወደ ግማሽ-ተመን ይለውጣሉ። የውጤት ቋት ሁለቱንም የውጤት ፒን እና የግቤት ቋት ያንቀሳቅሳል። የግቤት ቋት የሶስት ፍሊፕ-ፍሎፕ ስብስብን ያንቀሳቅሳል።

ያልተመሳሰለ ግልጽ እና ቅድመ-ቅምጥ ምልክቶችን ከተጠቀሙ ሁሉም DDIOs ተመሳሳይ ምልክቶችን ይጋራሉ።

የግማሽ ዋጋ እና የሙሉ መጠን ዲአይኦዎች ከተለያዩ ሰዓቶች ጋር ይገናኛሉ። የግማሽ ተመን እና የሙሉ መጠን ዲአይኦዎችን ሲጠቀሙ፣ የሙሉ-ተመን ሰዓቱ በግማሽ-ፍጥነት ድግግሞሽ በእጥፍ መሮጥ አለበት። የጊዜ መስፈርቶችን ለማሟላት የተለያዩ የደረጃ ግንኙነቶችን መጠቀም ትችላለህ።

ተዛማጅ መረጃ
የግቤት እና የውጤት አውቶቡስ ከፍተኛ እና ዝቅተኛ ቢት በገጽ 12 ላይ

የግቤት ዱካ

ንጣፉ ውሂብን ወደ የግቤት ቋት ይልካል፣ እና የግቤት ቋት የመዘግየቱን አካል ይመግባል። መረጃው ወደ መዘግየቱ ኤለመንት ውፅዓት ከሄደ በኋላ በፕሮግራም ሊሰራ የሚችል ማለፊያ ብዜት ሰጪዎች የሚጠቀሙባቸውን ባህሪያት እና መንገዶችን ይመርጣሉ።እያንዳንዱ የግቤት መንገድ ሁለት ሴኮንድ ይይዛል።tagየ DDIOs፣ ሙሉ-ተመን እና ግማሽ-ተመን ናቸው።

ምስል 2. ቀለል ያለ View ነጠላ-መጨረሻ GPIO የግቤት ዱካ

1. ፓድ ውሂብ ይቀበላል.
2. DDIO IN (1) በ ck_fr በሚነሱ እና በሚወድቁ ጠርዞች ላይ መረጃን ይይዛል እና ውሂቡን ፣ ሲግናሎችን (A) እና (B) በሚከተለው የሞገድ ቅርፅ በነጠላ የውሂብ መጠን ይልካል።
3. DDIO IN (2) እና DDIO IN (3) የውሂብ መጠኑን በግማሽ ይቀንሳሉ።
4. dout[3:0] መረጃውን እንደ ግማሽ-ተመን አውቶቡስ ያቀርባል።

ምስል 3. የግቤት ዱካ ሞገድ በዲዲዮ ሞድ በግማሽ ተመን ለውጥ

በዚህ አኃዝ ውስጥ፣ ውሂቡ ከሙሉ-ተመን ሰዓት በድርብ የውሂብ ፍጥነት ወደ ግማሽ-ተመን ሰዓት በነጠላ የውሂብ ፍጥነት ይሄዳል። የውሂብ መጠኑ በአራት የተከፈለ እና የአውቶቡስ መጠን በተመሳሳይ ጥምርታ ይጨምራል። በ GPIO IP ኮር በኩል ያለው አጠቃላይ ልቀት ሳይለወጥ ይቆያል።

በተለያዩ ምልክቶች መካከል ያለው ትክክለኛው የጊዜ ግንኙነት ለሙሉ ተመን እና የግማሽ ዋጋ ሰዓቶች በመረጡት ልዩ ንድፍ፣ መዘግየቶች እና ደረጃዎች ላይ በመመስረት ሊለያይ ይችላል።

ማሳሰቢያ፡ የጂፒኦአይ ፒ ኮር የሁለት አቅጣጫዊ ፒን ተለዋዋጭ መለኪያን አይደግፍም። የሁለት አቅጣጫዊ ፒን ተለዋዋጭ ልኬት ለሚያስፈልጋቸው መተግበሪያዎች ተዛማጅ መረጃዎችን ይመልከቱ።

ተዛማጅ መረጃ

• PHY Lite ለትይዩ በይነገጽ ኢንቴል FPGA IP ዋና የተጠቃሚ መመሪያ፡ Intel Stratix 10፣ Intel Arria 10 እና Intel Cyclone 10 GX መሳሪያዎች
  ተለዋዋጭ OCT ለባለሁለት አቅጣጫ ፒን ለሚፈልጉ መተግበሪያዎች ተጨማሪ መረጃ ይሰጣል።
• ውጤት እና ውጤት በገጽ 7 ላይ መንገዶችን አንቃ

ውፅዓት እና ውፅዓት ዱካዎችን አንቃ

የውጤት መዘግየቱ አካል በውጤት ቋት በኩል ውሂብ ወደ ፓድ ይልካል።

እያንዳንዱ የውጤት መንገድ ሁለት s ይይዛልtagየግማሽ ተመን እና ሙሉ-ተመን የሆኑ የ DDIOs።

ምስል 4. ቀለል ያለ View ነጠላ-መጨረሻ GPIO የውጤት ዱካ

ምስል 5. የውጤት ዱካ ሞገድ በዲዲዮ ሞድ በግማሽ ተመን ለውጥ

ምስል 6. ቀለል ያለ View የውጤት አንቃ መንገድ

በውጤት ዱካ እና በውጤት ማንቃት (OE) ዱካ መካከል ያለው ልዩነት የOE ዱካ ባለሙሉ መጠን DDIO አለመያዙ ነው። በOE ዱካ ላይ የታሸጉ የተመዝጋቢ አተገባበርን ለመደገፍ ቀለል ያለ መዝገብ እንደ ባለሙሉ መጠን DDIO ይሰራል። በተመሳሳዩ ምክንያት፣ አንድ የግማሽ ተመን DDIO ብቻ አለ።

የOE ዱካ በሚከተሉት ሶስት መሰረታዊ ሁነታዎች ይሰራል።

• ማለፍ - ኮር ሁሉንም ዲዲዮዎችን በማለፍ በቀጥታ ወደ መዘግየት ኤለመንት ይልካል።
• የታሸገ መመዝገቢያ - የግማሽ ተመን DDIOን ያልፋል።
• የኤስዲአር ውፅዓት በግማሽ-ግማሽ-ተመን DDIOዎች መረጃን ከሙሉ-ተመን ወደ ግማሽ-ተመን ይለውጣሉ።

ማሳሰቢያ፡ የጂፒኦአይ ፒ ኮር የሁለት አቅጣጫዊ ፒን ተለዋዋጭ መለኪያን አይደግፍም። የሁለት አቅጣጫዊ ፒን ተለዋዋጭ ልኬት ለሚያስፈልጋቸው መተግበሪያዎች ተዛማጅ መረጃዎችን ይመልከቱ።

ተዛማጅ መረጃ

• PHY Lite ለትይዩ በይነገጽ ኢንቴል FPGA IP ዋና የተጠቃሚ መመሪያ፡ Intel Stratix 10፣ Intel Arria 10 እና Intel Cyclone 10 GX መሳሪያዎች
  ተለዋዋጭ OCT ለባለሁለት አቅጣጫ ፒን ለሚፈልጉ መተግበሪያዎች ተጨማሪ መረጃ ይሰጣል።
• የግቤት ዱካ በገጽ 5

GPIO Intel FPGA IP በይነገጽ ምልክቶች

እርስዎ በገለጹት የመለኪያ መቼቶች ላይ በመመስረት ለጂፒአይኦ አይፒ ኮር የተለያዩ የበይነገጽ ምልክቶች አሉ።

ምስል 7. GPIO IP Core Interfaces

ምስል 8. የ GPIO በይነገጽ ምልክቶች

ሠንጠረዥ 3. የፓድ በይነገጽ ምልክቶች

የፓድ በይነገጽ ከ GPIO IP ኮር ወደ ፓድ ያለው አካላዊ ግንኙነት ነው. ይህ በይነገጽ በአይፒ ኮር ውቅረት ላይ በመመስረት የግቤት፣ ውፅዓት ወይም ሁለት አቅጣጫዊ በይነገጽ ሊሆን ይችላል። በዚህ ሠንጠረዥ ውስጥ SIZE በአይፒ ኮር ፓራሜትር አርታዒ ውስጥ የተገለጸው የውሂብ ስፋት ነው።

የምልክት ስም	አቅጣጫ	መግለጫ
pad_in[SIZE-1:0]	ግቤት	ከፓድ ውስጥ የግቤት ምልክት.
pad_in_b[SIZE-1:0]	ግቤት	ከፓድ የልዩነት ግቤት ምልክት አሉታዊ ኖድ። ካበሩት ይህ ወደብ ይገኛል። ልዩነት ቋት ተጠቀም አማራጭ.
ፓድ_ውጭ[SIZE-1:0]	ውፅዓት	የውጤት ምልክት ወደ ንጣፍ.
pad_out_b[SIZE-1:0]	ውፅዓት	ወደ ንጣፍ ላይ ያለው ልዩነት የውጤት ምልክት አሉታዊ ኖድ። ካበሩት ይህ ወደብ ይገኛል። ልዩነት ቋት ተጠቀም አማራጭ.
pad_io[SIZE-1:0]	ጨረታ	ከፓድ ጋር ባለ ሁለት አቅጣጫ ምልክት ግንኙነት።
pad_io_b[SIZE-1:0]	ጨረታ	ከፓድ ጋር ያለው ልዩነት ባለሁለት አቅጣጫ ምልክት ግንኙነት አሉታዊ ኖድ። ካበሩት ይህ ወደብ ይገኛል። ልዩነት ቋት ተጠቀም አማራጭ.

ሠንጠረዥ 4. የውሂብ በይነገጽ ምልክቶች

የዳታ በይነገጹ ከGPIO IP ኮር ወደ FPGA ኮር የገባ ወይም የውጤት በይነገጽ ነው። በዚህ ሠንጠረዥ ውስጥ SIZE በአይፒ ኮር ፓራሜትር አርታዒ ውስጥ የተገለጸው የውሂብ ስፋት ነው።

የምልክት ስም	አቅጣጫ	መግለጫ
ዲን[DATA_SIZE-1:0]	ግቤት	የውሂብ ግቤት ከFPGA ኮር በውጤት ወይም በሁለት አቅጣጫ። DATA_SIZE በመመዝገቢያ ሁነታ ይወሰናል፡- ማለፊያ ወይም ቀላል መመዝገቢያ-DATA_SIZE = SIZE DDIO ያለ ግማሽ-ተመን አመክንዮ-DATA_SIZE = 2 × SIZE DDIO በግማሽ-ተመን አመክንዮ-DATA_SIZE = 4 × SIZE
ዶውት[DATA_SIZE-1:0]	ውፅዓት	የውሂብ ውፅዓት ወደ FPGA ኮር በግቤት ወይም በሁለት አቅጣጫ ፣ DATA_SIZE በመመዝገቢያ ሁነታ ይወሰናል፡- ማለፊያ ወይም ቀላል መመዝገቢያ-DATA_SIZE = SIZE DDIO ያለ ግማሽ-ተመን አመክንዮ-DATA_SIZE = 2 × SIZE DDIO በግማሽ-ተመን አመክንዮ-DATA_SIZE = 4 × SIZE
ኦ[OE_SIZE-1:0]	ግቤት	OE ግቤት ከ FPGA ኮር በውጤት ሁነታ ከ ጋር የውጤት ወደብ አንቃ በርቷል፣ ወይም ባለሁለት አቅጣጫ ሁነታ። OE ንቁ ከፍተኛ ነው። ውሂብ በሚያስተላልፉበት ጊዜ ይህንን ምልክት ወደ 1 ያዋቅሩት። ውሂብ በሚቀበሉበት ጊዜ ይህንን ምልክት ወደ 0 ያቀናብሩ። OE_SIZE በመመዝገቢያ ሁኔታ ላይ የተመሠረተ ነው፡- ማለፊያ ወይም ቀላል መመዝገቢያ-DATA_SIZE = SIZE DDIO ያለ ግማሽ-ተመን አመክንዮ-DATA_SIZE = SIZE DDIO በግማሽ-ተመን አመክንዮ-DATA_SIZE = 2 × SIZE

ሠንጠረዥ 5. የሰዓት በይነገጽ ምልክቶች

የሰዓት በይነገጽ የግቤት ሰዓት በይነገጽ ነው። እንደ አወቃቀሩ ላይ በመመስረት የተለያዩ ምልክቶችን ያካትታል. የ GPIO IP ኮር ዜሮ፣ አንድ፣ ሁለት ወይም አራት የሰዓት ግብዓቶች ሊኖሩት ይችላል። የሰዓት ወደቦች በሰዓት ምልክት የሚሰራውን ትክክለኛ ተግባር ለማንፀባረቅ በተለያዩ አወቃቀሮች ውስጥ በተለያየ መልኩ ይታያሉ።

የምልክት ስም	አቅጣጫ	መግለጫ
ck	ግቤት	በግቤት እና በውጤት ዱካዎች፣ ይህ ሰዓት ካጠፉት የታሸገ መዝገብ ወይም DDIO ይመገባል። የግማሽ ተመን አመክንዮ መለኪያ. በሁለት አቅጣጫዊ ሁነታ፣ ይህ ሰዓት ካጠፉት የግብአት እና የውጤት መንገዶች ልዩ ሰዓት ነው። የተለየ የግቤት / የውጤት ሰዓቶች መለኪያ.
ck_fr	ግቤት	በግቤት እና በውጤት ዱካዎች፣ የእርስዎ ተራ ከከፈቱ እነዚህ ሰዓቶች ሙሉ-ተመን እና የግማሽ መጠን ዲአይኦዎችን ይመገባሉ። የግማሽ ተመን አመክንዮ መለኪያ. በሁለት አቅጣጫዊ ሁነታ፣ የግብአት እና የውጤት መንገዶችን ካጠፉት እነዚህን ሰዓቶች ይጠቀማሉ የተለየ የግቤት / የውጤት ሰዓቶች መለኪያ.
ck_ሰ
ck_in	ግቤት	በሁለት አቅጣጫዊ ሁነታ፣ ሁለቱንም እነዚህን መቼቶች ከገለጽክ እነዚህ ሰዓቶች የታሸገ መዝገብ ወይም DDIO በግብአት እና ውፅዓት ዱካዎች ውስጥ ይመገባሉ። አጥፋው የግማሽ ተመን አመክንዮ መለኪያ. ያብሩት። የተለየ የግቤት / የውጤት ሰዓቶች መለኪያ.
ውጣ
ck_fr_in	ግቤት	በሁለት አቅጣጫዊ ሁነታ፣ ሁለቱንም እነዚህን መቼቶች ከገለጽክ እነዚህ ሰዓቶች ሙሉ-ተመን እና የግማሽ መጠን DDIOS በግብአት እና ውፅዓት ዱካዎች ውስጥ ይመገባሉ። ያብሩት። የግማሽ ተመን አመክንዮ መለኪያ. ያብሩት። የተለየ የግቤት / የውጤት ሰዓቶች መለኪያ. ለ example, ck_fr_out በውጤት ዱካ ላይ ባለ ሙሉ-ተመን DDIO ይመግባል።
ck_fr_out
ck_hr_in
ck_ሰዓት_ውጣ
ኬክ	ግቤት	ሰዓት ማንቃት።

ሠንጠረዥ 6. የማቋረጫ በይነገጽ ምልክቶች

የማቋረጫው በይነገጽ የ GPIO IP ኮርን ከ I/O ቋት ጋር ያገናኛል።

የምልክት ስም	አቅጣጫ	መግለጫ
ተከታታይነት መቆጣጠሪያ	ግቤት	ከማቋረጫ መቆጣጠሪያ ማገጃ (OCT) ወደ ቋጠሮዎች ግቤት። የቋት ተከታታዮችን የኢምፔዳንስ እሴት ያዘጋጃል።
paralleltermination ቁጥጥር	ግቤት	ከማቋረጫ መቆጣጠሪያ ማገጃ (OCT) ወደ ቋጠሮዎች ግቤት። ቋቱን ትይዩ የኢምፔዳንስ እሴት ያዘጋጃል።

ሠንጠረዥ 7. የበይነገጽ ምልክቶችን ዳግም አስጀምር

የዳግም ማስጀመሪያ በይነገጽ የ GPIO IP ኮርን ከዲዲዮዎች ጋር ያገናኛል።

የምልክት ስም	አቅጣጫ	መግለጫ
sclr	ግቤት	የተመሳሰለ ግልጽ ግቤት። ስብስብን ካነቁ አይገኝም።
aclr	ግቤት	ያልተመሳሰለ ግልጽ ግቤት። ንቁ ከፍተኛ። aset ካነቁ አይገኝም።
አስት	ግቤት	ያልተመሳሰለ ስብስብ ግቤት። ንቁ ከፍተኛ። aclr ን ካነቁ አይገኝም።
ቅንብር	ግቤት	የተመሳሰለ ስብስብ ግቤት። sclr ን ካነቁ አይገኝም።

ተዛማጅ መረጃ
የግቤት እና የውጤት አውቶቡስ ከፍተኛ እና ዝቅተኛ ቢት በገጽ 12 ላይ

የጋራ ምልክቶች

• የግቤት፣ የውጤት እና የOE ዱካዎች ተመሳሳይ ግልጽ እና ቅድመ-ቅምጥ ምልክቶችን ይጋራሉ።
• የውጤቱ እና የ OE ዱካ ተመሳሳይ የሰዓት ምልክቶችን ይጋራሉ።

የውሂብ ቢት-ትእዛዝ ለውሂብ በይነገጽ

ምስል 9. የውሂብ ቢት-ትዕዛዝ ስምምነት

ይህ አኃዝ የዲን፣ ዶውት እና ኦኢ ዳታ ምልክቶችን የቢት-ትዕዛዝ ስምምነት ያሳያል።

• የውሂብ አውቶቡሱ መጠን ዋጋ SIZE ከሆነ፣ LSB በጣም ትክክለኛው ቦታ ላይ ነው።
• የውሂብ አውቶቡስ መጠን ዋጋ 2 × SIZE ከሆነ፣ አውቶቡሱ የተሠራው በሁለት ቃላት SIZE ነው።
• የውሂብ አውቶቡስ መጠን ዋጋ 4 × SIZE ከሆነ፣ አውቶቡሱ ከአራት ቃላት SIZE የተሰራ ነው።
• ኤል.ኤስ.ቢ በእያንዳንዱ ቃል በጣም ትክክለኛው ቦታ ላይ ነው።
• ትክክለኛው የበዛ ቃል ለመጀመሪያው የውጤት አውቶቡሶች የሚወጣውን ቃል እና ለግቤት አውቶቡሶች የሚመጣውን የመጀመሪያ ቃል ይገልጻል።

ተዛማጅ መረጃ
የግቤት ዱካ በገጽ 5

የግቤት እና የውጤት አውቶቡስ ከፍተኛ እና ዝቅተኛ ቢትስ

በግቤት ወይም የውጤት ምልክቶች ውስጥ ያሉት ከፍተኛ እና ዝቅተኛ ቢት በዲን እና ዶውት ግብዓት እና የውጤት አውቶቡሶች ውስጥ ተካትተዋል።

የግቤት አውቶቡስ

ለዲን አውቶቡስ፣ datain_h እና datain_l ከፍተኛ እና ዝቅተኛ ቢት ከሆኑ፣ እያንዳንዱ ወርዱ የውሂብ_ስፋት ይሆናል።

• datain_h = ዲን[(2 × የውሂብ_ስፋት - 1): የውሂብ_ወርድ]
• datain_l = ዲን[(የውሂብ_ወርድ - 1):0]

ለ exampለ፣ ለዲን[7፡0] = 8'b11001010፡

• datain_h = 4'b1100
• datain_l = 4'b1010

የውጤት አውቶቡስ

ለዶውት አውቶቡስ፣ dataout_h እና dataout_l ከፍተኛ እና ዝቅተኛ ቢት ከሆኑ፣ እያንዳንዱ ወርዱ የውሂብ ውጭ የሆነ ስፋት ያለው፡-

• dataout_h = ዱውት[(2 × የውሂብ ውጭ_ስፋት - 1): የውሂብ_ወርድ]
• dataout_l = ዶውት[(የውሂብ_ወርድ - 1):0]

ለ exampለ, ለዶት[7:0] = 8'b11001010:

• dataout_h = 4'b1100
• dataout_l = 4'b1010

የውሂብ በይነገጽ ምልክቶች እና ተጓዳኝ ሰዓቶች

ሠንጠረዥ 8. የውሂብ በይነገጽ ምልክቶች እና ተጓዳኝ ሰዓቶች

የምልክት ስም	የግቤት ውቅር			ሰዓት
	የመመዝገቢያ ሁነታ	ግማሽ ደረጃ	የተለዩ ሰዓቶች
ዲን	ቀላል ምዝገባ ዲዲኦ	ጠፍቷል	ጠፍቷል	ck
	ዲዲኦ	On	ጠፍቷል	ck_ሰ
	ቀላል ምዝገባ ዲዲኦ	ጠፍቷል	On	ck_in
	ዲዲኦ	On	On	ck_hr_in
ዶውት oe	ቀላል ምዝገባ ዲዲኦ	ጠፍቷል	ጠፍቷል	ck
	ዲዲኦ	On	ጠፍቷል	ck_ሰ
	ቀላል ምዝገባ ዲዲኦ	ጠፍቷል	On	ውጣ
	ዲዲኦ	On	On	ck_ሰዓት_ውጣ
sclr ቅንብር ሁሉም የፓድ ምልክቶች	ቀላል ምዝገባ ዲዲኦ	ጠፍቷል	ጠፍቷል	ck
	ዲዲኦ	On	ጠፍቷል	ck_fr
	ቀላል ምዝገባ ዲዲኦ	ጠፍቷል	On	የግቤት መንገድ፡ ck_in የውጤት መንገድ፡ ck_out
	ዲዲኦ	On	On	የግቤት መንገድ፡ ck_fr_in የውጤት መንገድ፡ ck_fr_out

የሀብት አጠቃቀምን እና የንድፍ አፈጻጸምን ማረጋገጥ

ስለ የንድፍዎ የሃብት አጠቃቀም እና አፈጻጸም ዝርዝሮችን ለማግኘት የIntel Quartus Prime ስብስብ ሪፖርቶችን መመልከት ይችላሉ።

1. በምናሌው ላይ ጠቅ ያድርጉ በሂደት ላይ ➤ ማጠናቀር ጀምር ሙሉ ቅንብርን ለማስኬድ.
2. ንድፉን ካጠናቀረ በኋላ, ጠቅ ያድርጉ በማስኬድ ላይ ➤ የማጠናቀር ሪፖርት.
3. በመጠቀም ማውጫ, ዳስስ ወደ Fitter ➤ የንብረት ክፍል.
   ሀ. ለ view የንብረቱ አጠቃቀም መረጃ, ይምረጡ የንብረት አጠቃቀም ማጠቃለያ.
   ለ view የሀብት አጠቃቀም መረጃን ይምረጡ በህጋዊ አካል የሀብት አጠቃቀም.

GPIO Intel FPGA IP መለኪያ ቅንጅቶች

በ Intel Quartus Prime ሶፍትዌር ውስጥ የ GPIO IP core መለኪያ ቅንጅቶችን ማዘጋጀት ይችላሉ. ሶስት የአማራጭ ቡድኖች አሉ- አጠቃላይ, ቋት, እና ይመዘገባል.

ሠንጠረዥ 9. GPIO IP ዋና መለኪያዎች - አጠቃላይ

መለኪያ	ሁኔታ	የተፈቀዱ እሴቶች	መግለጫ
የውሂብ አቅጣጫ	—	ግቤት ውፅዓት  ቢዲር	ለ GPIO የውሂብ አቅጣጫውን ይገልጻል።
የውሂብ ስፋት	—	1 ወደ 128	የውሂብ ስፋትን ይገልጻል።
የቆዩ ከፍተኛ ደረጃ የወደብ ስሞችን ተጠቀም	—	On ጠፍቷል	በ Stratix V፣ Arria V እና Cyclone V መሳሪያዎች ውስጥ እንዳሉት ተመሳሳይ የወደብ ስሞችን ተጠቀም። ለ example, dout dataout_h እና dataout_l ይሆናል፣ እና ዲን ዳታን_ህ እና ዳታይን_l ይሆናል። ማሳሰቢያ፡ የእነዚህ ወደቦች ባህሪ ከ Stratix V፣ Aria V እና Cyclone V መሳሪያዎች የተለየ ነው። ለስደት መመሪያ፣ ተዛማጅ መረጃዎችን ይመልከቱ።

ሠንጠረዥ 10. GPIO IP Core Parameters - Buffer

መለኪያ	ሁኔታ	የተፈቀዱ እሴቶች	መግለጫ
ልዩነት ቋት ተጠቀም	—	On  ጠፍቷል	ከበራ፣ ልዩነት I/O ማቆያዎችን ያነቃል።
የውሸት ልዩነት ቋት ተጠቀም	የውሂብ አቅጣጫ = ውፅዓት ልዩነት ቋት = በርቷል::	On  ጠፍቷል	በውጤት ሁነታ ላይ ከበራ የውሸት ልዩነት የውፅአት ማቋቋሚያዎችን ያነቃል። ካበሩት ይህ አማራጭ ለባለሁለት አቅጣጫ ሁነታ በራስ-ሰር ይበራል። ልዩነት ቋት ተጠቀም.
የአውቶቡስ-መያዝ ወረዳ ይጠቀሙ	የውሂብ አቅጣጫ = ግቤት ወይም Bidir ልዩነት ቋት = ጠፍቷል	On  ጠፍቷል	ከበራ፣ የአውቶቡሱ ማቆያ ወረዳ ምልክቱን በ I/O ፒን ላይ በመጨረሻው በሚመራው ሁኔታ የውጤት ቋት ሁኔታ 1 ወይም 0 ሳይሆን ከፍተኛ-ኢምፔዳንስ ደካማ ሊሆን ይችላል።
ክፍት የፍሳሽ ውፅዓት ተጠቀም	የውሂብ አቅጣጫ = ውፅዓት ወይም Bidir ልዩነት ቋት = ጠፍቷል	On  ጠፍቷል	ከተከፈተ ክፍት የፍሳሽ ውፅዓት መሳሪያው በስርዓትዎ ውስጥ ባሉ ብዙ መሳሪያዎች ሊረጋገጡ የሚችሉ እንደ ማቋረጥ እና የመፃፍ ማንቃት ያሉ የስርዓት ደረጃ ቁጥጥር ምልክቶችን እንዲያቀርብ ያስችለዋል።
የውጤት ወደብ አንቃ	የውሂብ አቅጣጫ = ውፅዓት	On  ጠፍቷል	ከበራ የተጠቃሚውን ወደ OE ወደብ ማስገባት ያስችላል። ይህ አማራጭ ለባለሁለት አቅጣጫ ሁነታ በራስ-ሰር ይበራል።
ተከታታይ ማብቂያ / ትይዩ ወደቦችን አንቃ	—	On  ጠፍቷል	ከበራ የውጤት ቋት ተከታታይ መቆጣጠሪያ እና ትይዩ መቆጣጠሪያ ወደቦችን ያነቃል።

ሠንጠረዥ 11. GPIO IP ዋና መለኪያዎች - መመዝገቢያዎች

መለኪያ	ሁኔታ	የተፈቀዱ እሴቶች	መግለጫ
ሁነታ ይመዝገቡ	—	ምንም  ቀላል ምዝገባ  ዲዲኦ	ለGPIO IP ኮር የመመዝገቢያ ሁነታን ይገልጻል፡- ምንም- ከ / ወደ ቋት ቀላል ሽቦ ግንኙነትን ይገልጻል። ቀላል ምዝገባ-ዲዲዮ በነጠላ የውሂብ-ተመን ሁነታ (ኤስዲአር) እንደ ቀላል መዝገብ እንደሚያገለግል ይገልጻል። Fitter ይህንን መዝገብ በI/O ውስጥ ሊጭን ይችላል። ዲዲኦ- የአይፒ ኮር ዲዲዮን እንደሚጠቀም ይገልጻል።
የተመሳሰለ ግልጽ/ቅድመ ወደብ አንቃ	ሁነታ ይመዝገቡ = DDIO	ምንም  ግልጽ  ቅድመ ዝግጅት	የተመሳሰለ ዳግም ማስጀመሪያ ወደብ እንዴት እንደሚተገበር ይገልጻል። ምንም— የተመሳሰለ ዳግም ማስጀመር ወደብ ያሰናክላል። ግልጽ- ለተመሳሰለ ማጽጃዎች የ SCLR ወደብን ያነቃል። ቅድመ ዝግጅት- ለተመሳሰለ ቅድመ ዝግጅት የSSET ወደብን ያነቃል።
ያልተመሳሰለ ግልጽ/ቅድመ ወደብ አንቃ	ሁነታ ይመዝገቡ = DDIO	ምንም  ግልጽ  ቅድመ ዝግጅት	ያልተመሳሰለ ዳግም ማስጀመሪያ ወደብ እንዴት እንደሚተገበር ይገልጻል። ምንም— ያልተመሳሰለ ዳግም ማስጀመር ወደብ ያሰናክላል። ግልጽ— ለተመሳሰሉ ማጽጃዎች የACLR ወደብን ያነቃል። ቅድመ ዝግጅት—ለተመሳሰለ ቅድመ ዝግጅት የ ASET ወደብን ያነቃል። ACLR እና ASET ምልክቶች ንቁ ከፍተኛ ናቸው።
የሰዓት ማንቃት ወደቦችን አንቃ	ሁነታ ይመዝገቡ = DDIO	On  ጠፍቷል	On-ውሂቡ ሲዘጋ ወይም ሲወጣ እንዲቆጣጠሩ የሰዓት ማንቃት (CKE) ወደብ ያጋልጣል። ይህ ምልክት ያለእርስዎ ቁጥጥር ውሂብ እንዳይተላለፍ ይከለክላል። ጠፍቷል- የሰዓት ማንቃት ወደብ አይጋለጥም እና ውሂብ ሁልጊዜ በመዝገቡ ውስጥ ያልፋል።
የግማሽ ተመን አመክንዮ	ሁነታ ይመዝገቡ = DDIO	On  ጠፍቷል	ከበራ የግማሽ ተመን DIIOን ያነቃል።
የተለየ የግቤት / ውፅዓት ሰዓቶች	የውሂብ አቅጣጫ = Bidir  የመመዝገቢያ ሁነታ = ቀላል መመዝገቢያ ወይም DDIO	On  ጠፍቷል	ከበራ ለግቤት እና ውፅዓት ዱካዎች በሁለት አቅጣጫዊ ሁነታ የተለያዩ ሰዓቶችን (CK_IN እና CK_OUT) ያስችላል።

ተዛማጅ መረጃ

• የግቤት እና የውጤት አውቶቡስ ከፍተኛ እና ዝቅተኛ ቢት በገጽ 12 ላይ
• መመሪያ፡ በገጽ 23 ላይ datain_h እና datain_l ወደቦች በ Migrated IP ይቀያይሩ

ማሸግ ይመዝገቡ

የ GPIO IP ኮር አካባቢን እና የሃብት አጠቃቀምን ለመቆጠብ ወደ ዳር ለመመዝገብ ይፈቅድልዎታል።

የሙሉ መጠን ዲዲዮን በግቤት እና በውጤት ዱካ ላይ እንደ ተንሸራታች ማዋቀር ይችላሉ። ይህንን ለማድረግ፣ በዚህ ሠንጠረዥ ውስጥ የተዘረዘሩትን .qsf ስራዎችን ያክሉ።

ሠንጠረዥ 12. ማሸግ QSF ምደባዎች ይመዝገቡ

መንገድ	የQSF ምደባ
የግቤት መመዝገቢያ ማሸግ	የQSF ምደባ የዝግጅት_አወሳሰን_ስም FAST_INPUT_REGISTER በርቷል -ወደ
የውጤት መመዝገቢያ ማሸግ	የዝግጅት_አወሳሰን_ስም FAST_OUTPUT_REGISTER በርቷል -ወደ
የውጤት መመዝገቢያ ማሸጊያን አንቃ	የዝግጅት_ድርጊት -ስም FAST_OUTPUT_ENABLE_REGISTER በርቷል -ወደ

ማሳሰቢያ፡ እነዚህ ስራዎች የመመዝገቢያ ማሸጊያዎችን ዋስትና አይሰጡም። ነገር ግን፣ እነዚህ ስራዎች Fitter ህጋዊ ምደባ እንዲያገኝ ያስችለዋል። ያለበለዚያ ፣ Fitter መገልበጡን በዋናው ውስጥ ይይዛል።

GPIO ኢንቴል FPGA IP ጊዜ

የ GPIO IP ኮር አፈጻጸም በ I/O ገደቦች እና በሰዓት ደረጃዎች ላይ የተመሰረተ ነው. የ GPIO ውቅር ጊዜውን ለማረጋገጥ፣ ኢንቴል የTimeing Analyzerን እንድትጠቀም ይመክራል።

ተዛማጅ መረጃ
የኢንቴል ኳርተስ ዋና ጊዜ ተንታኝ

የጊዜ ክፍሎች

የ GPIO IP ኮር ጊዜ አጠባበቅ አካላት ሶስት መንገዶችን ያቀፈ ነው.

• የ I/O በይነገጽ መንገዶች - ከ FPGA ወደ ውጫዊ መቀበያ መሳሪያዎች እና ከውጭ ማስተላለፊያ መሳሪያዎች ወደ FPGA.
• የመረጃ እና የሰዓት ዋና በይነገጽ መንገዶች-ከአይ/ኦ ወደ ኮር እና ከዋናው ወደ I/O።
• የማስተላለፊያ ዱካዎች—ከግማሽ ተመን ወደ ሙሉ-ተመን DIIO፣ እና ከሙሉ-ተመን ወደ ግማሽ-ተመን DIIO።

ማስታወሻ፡ የጊዜ ተንታኙ በ DDIO_IN እና DDIO_OUT ብሎኮች ውስጥ ያለውን መንገድ እንደ ጥቁር ሣጥኖች ይቆጥራል።

ምስል 10. የግቤት ዱካ የጊዜ አጠባበቅ አካላት

ምስል 11. የውጤት ዱካ ጊዜ አካላት

ምስል 12. ውፅዓት የዱካ ጊዜ አጠባበቅ ክፍሎችን አንቃ

የመዘግየት አባሎች

የኢንቴል ኳርተስ ፕራይም ሶፍትዌር በI/O የጊዜ ትንተና ውስጥ ከፍተኛ ድክመትን ለመጨመር የመዘግየት ክፍሎችን በራስ-ሰር አያዘጋጅም። ሰዓቱን ለመዝጋት ወይም ዝግመትን ከፍ ለማድረግ በIntel Quartus Prime መቼቶች ውስጥ የመዘግየቱን አካላት እራስዎ ያዘጋጁ file (.qsf)

ሠንጠረዥ 13. የዘገየ ንጥረ ነገሮች .qsf ምደባዎች

የመዘግየቱን አካላት ለመድረስ እነዚህን ስራዎች በ.qsf ውስጥ ይግለጹ።

የዘገየ አካል	.qsf ምደባ
የግቤት መዘግየት አካል	የዝግጅት_አብነት_መመደብ -ስም INPUT_DELAY_CHAIN ​​<0..63>
የውጤት መዘግየት አካል	የዝግጅት_አብነት_መመደብ ስም OUTPUT_DELAY_CHAIN ​​<0..15>
የውጤት መዘግየት አባልን አንቃ	የዝግጅት_አብነት_መመደብ ስም OE_DELAY_CHAIN ​​<0..15>

የጊዜ ትንተና

የኢንቴል ኳርተስ ፕራይም ሶፍትዌር ለጂፒአይኦ አይፒ ኮር የኤስዲሲ የጊዜ ገደቦችን በራስ ሰር አያመነጭም። የጊዜ ገደቦችን እራስዎ ማስገባት አለብዎት።

የጊዜ መመሪያዎችን ይከተሉ እና ለምሳሌampየጊዜ ተንታኙ የ I/O ጊዜን በትክክል መገምገሙን ለማረጋገጥ።

• ለ I/O በይነገጽ ዱካዎች ትክክለኛውን የጊዜ ትንተና ለማካሄድ የውሂብ ፒን የስርዓት ደረጃ ገደቦችን በ sdc ውስጥ ካለው የስርዓት ሰዓት ፒን ጋር ይግለጹ። file.
• ለዋና የበይነገጽ ዱካዎች ትክክለኛውን የጊዜ ትንተና ለማከናወን፣ እነዚህን የሰዓት መቼቶች በ.sdc ውስጥ ይግለጹ file:
  - ወደ ዋና መዝገቦች ሰዓት
  - ለቀላል መመዝገቢያ እና ለዲዲዮ ሁነታዎች ወደ I/O መመዝገቢያ ሰዓት

ተዛማጅ መረጃ
AN 433፡ የምንጭ-የተመሳሰሉ በይነገጾችን መገደብ እና መተንተን
የምንጭ-የተመሳሰሉ መገናኛዎችን የመገደብ እና የመተንተን ቴክኒኮችን ይገልጻል።

ነጠላ የውሂብ መጠን የግቤት መመዝገቢያ

ምስል 13. ነጠላ የውሂብ መጠን የግቤት መመዝገቢያ

ሠንጠረዥ 14. ነጠላ የውሂብ መጠን ግቤት ይመዝገቡ .sdc ትዕዛዝ ዘፀampሌስ

ትዕዛዝ	ትዕዛዝ ዘፀample	መግለጫ
ሰዓት_ፍጠር	ይፍጠሩ_ሰዓት -ስም sdr_in_clk -period "100 MHz" sdr_in_clk	ለግቤት ሰዓቱ የሰዓት ቅንብር ይፈጥራል።
የግቤት_ዘግይቶ አዘጋጅ	አዘጋጅ_የግቤት_ዘግይቶ -ሰዓት sdr_in_clk 0.15 sdr_in_ውሂብ	የግቤት I/Oን ጊዜ በ0.15 ns የግብአት መዘግየት እንዲመረምር የጊዜ ተንታኙን ያዛል።

የሙሉ መጠን ወይም የግማሽ ተመን የዲዲዮ ግቤት ምዝገባ

የሙሉ ተመን እና የግማሽ ተመን የ DDIO ግብዓት መመዝገቢያ ግብዓት ጎን ተመሳሳይ ነው። ከቺፕ ውጪ ያለውን ማስተላለፊያ ወደ FPGA ሞዴል ለማድረግ ምናባዊ ሰዓትን በመጠቀም ስርዓቱን በትክክል ማገድ ይችላሉ።

ምስል 14. የሙሉ መጠን ወይም የግማሽ ተመን የዲዲዮ ግቤት ምዝገባ

ሠንጠረዥ 15. የሙሉ መጠን ወይም የግማሽ ዋጋ የዲዲዮ ግቤት ምዝገባ .sdc Command Exampሌስ

ትዕዛዝ	ትዕዛዝ ዘፀample	መግለጫ
ሰዓት_ፍጠር	መፍጠር_ሰዓት -ስም ምናባዊ_ሰዓት - ጊዜ "200 ሜኸ" ፍጠር_ሰዓት -ስም dio_in_clk -ጊዜ "200 MHz" ddio_in_clk	ለምናባዊው ሰዓት እና ለዲዲዮ ሰዓት የሰዓት ቅንብር ይፍጠሩ።
የግቤት_ዘግይቶ አዘጋጅ	set_input_delay -ሰዓት ምናባዊ_ሰዓት 0.25 ዲዲዮ_ውስጥ_ውሂብ አዘጋጅ_የግቤት_ዘግይቷል - add_delay -ሰዓት_መውደቅ -ሰዓት ምናባዊ_ሰዓት 0.25 ዲዲዮ_ውስጥ_ውሂብ	የአዎንታዊውን የሰዓት ጠርዝ እና የዝውውሩን አሉታዊ የሰዓት ጠርዝ ለመተንተን የጊዜ ተንታኙን እዘዝ። በሁለተኛው set_input_delay ትዕዛዝ ውስጥ -add_delayን ልብ ይበሉ።
የውሸት_መንገድ_አዘጋጅ	የውሸት_መንገድ_አዘጋጅ -ከመውደቅ_ ምናባዊ_ሰዓት -መነሳት_ወደ ዲዮ_in_clk የውሸት_መንገድ_አዘጋጅ -ተነሳ_ከ ምናባዊ_ሰዓት -መውደቅ_ወደ ዲዮ_in_clk	የጊዜ ተንታኙን አወንታዊውን የሰዓት ጠርዝ ወደ አሉታዊ ጠርዝ የቀሰቀሰው መመዝገቢያ እና የአዎንታዊው ጠርዝ የቀሰቀሰውን መዝገብ ችላ እንዲል እዘዝ። ማሳሰቢያ፡ የck_hr ድግግሞሽ የck_fr ድግግሞሽ ግማሽ መሆን አለበት። I/O PLL ሰዓቶቹን የሚነዳ ከሆነ፣ የderive_pll_clocks .sdc ትዕዛዝን መጠቀም ትችላለህ።

ነጠላ የውሂብ መጠን የውጤት መመዝገቢያ

ምስል 15. ነጠላ የውሂብ መጠን የውጤት መመዝገቢያ

ሠንጠረዥ 16. ነጠላ የውሂብ መጠን የውጤት መዝገብ ይመዝገቡ .sdc Command Exampሌስ

ትዕዛዝ	ትዕዛዝ ዘፀample	መግለጫ
ሰዓት_ፍጠር እና_የተፈጠረ_ሰዓት_ፍጠር	ፍጠር_ሰዓት -ስም sdr_out_clk -ጊዜ "100 MHz" sdr_out_clk ፍጠር_የተፈጠረ_ሰዓት -ምንጭ sdr_out_clk -ስም sdr_out_outclk sdr_out_outclk	ለማስተላለፍ የምንጭ ሰዓቱን እና የውጤት ሰዓቱን ይፍጠሩ።
የውጤት_መዘግየት	አዘጋጅ_ውፅዓት_ዘግይቶ -ሰዓት sdr_out_clk 0.45 sdr_out_ውሂብ	ለማስተላለፍ የውጤት ውሂቡን እንዲመረምር የጊዜ ተንታኙን ያዛል።

የሙሉ መጠን ወይም የግማሽ ተመን የ DIIO ውፅዓት ይመዝገቡ

የሙሉ-ተመን እና የግማሽ ተመን የ DDIO ውፅዓት መመዝገቢያዎች የውጤት ጎን ተመሳሳይ ናቸው።

ሠንጠረዥ 17. የዲዲዮ ውፅዓት መመዝገቢያ .sdc ትዕዛዝ ዘፀampሌስ

ትዕዛዝ	ትዕዛዝ ዘፀample	መግለጫ
ሰዓት_ፍጠር እና_የተፈጠረ_ሰዓት_ፍጠር	ፍጠር_ሰዓት -ስም dio_out_fr_clk -ጊዜ "200 MHz" ddio_out_fr_clk ፍጠር_የተፈጠረ_ሰዓት -ምንጭ dio_out_fr_clk -ስም dio_out_fr_outclk dio_out_fr_outclk	ሰዓቶቹን ወደ DDIO እና ለማስተላለፍ ሰዓቱን ይፍጠሩ።
የውጤት_መዘግየት	አዘጋጅ_ውፅዓት_ዘግይቶ -ሰዓት dio_out_fr_outclk 0.55 dio_out_fr_ዳታ የውጤት_ዘግይቷል - add_delay -ሰዓት_ውድቀት -ሰዓት dio_out_fr_outclk 0.55 dio_out_fr_ዳታ	አወንታዊ እና አሉታዊ መረጃዎችን በውጤቱ ሰዓት ላይ እንዲመረምር የጊዜ ተንታኙን እዘዝ።
የውሸት_መንገድ_አዘጋጅ	የውሸት_መንገድ_አዘጋጅ -ተነሳ_ከ dio_out_fr_clk -መውደቅ_ወደ dio_out_fr_outclk የውሸት_መንገድ_አዘጋጅ -ከመውደቅ_ ddio_out_fr_clk -መነሳት_ወደ dio_out_fr_outclk	የጊዜ ተንታኝ (Timeing Analyzer) የሚነሳውን የሰዓቱ ጫፍ ከወደቀው የውጤት ሰዓቱ ጠርዝ ጋር እና የሚወድቀውን የሰዓቱን ጫፍ ወደ ላይ ከፍ ወዳለው ሰዓት እንዲያልፍ እዘዙት።

የጊዜ መዘጋት መመሪያዎች

ለጂፒአይኦ ግብአት መዝገቦች የግቤት መዘግየቱን ሰንሰለት ካላዘጋጁ የግብአት I/O ዝውውሩ የማቆያ ጊዜ ሊወድቅ ይችላል። ይህ አለመሳካት የሰዓት መዘግየት ከውሂብ መዘግየት የበለጠ በመሆኑ ነው።

የማቆያ ጊዜውን ለማሟላት የግቤት መዘግየት ሰንሰለቱን ተጠቅመው ወደ ግቤት ውሂብ ዱካ መዘግየት ይጨምሩ። በአጠቃላይ የግብአት መዘግየት ሰንሰለት በ60 የፍጥነት ደረጃ በደረጃ ወደ 1 ፒኤስ አካባቢ ነው። ጊዜውን ለማለፍ ግምታዊ የግቤት መዘግየት ሰንሰለት መቼት ለማግኘት፣ አሉታዊ ዝግጅቱን በ60 ሰከንድ ይከፋፍሉት።

ነገር ግን፣ I/O PLL የ GPIO ግብዓት መዝገቦችን (ቀላል መዝገብ ወይም DDIO ሞድ) ሰዓቶችን የሚነዳ ከሆነ የማካካሻ ሁነታውን ወደ ምንጭ የተመሳሰለ ሁነታ ማዘጋጀት ይችላሉ። Fitter ለተሻለ ማዋቀር I/O PLL ን ለማዋቀር ይሞክራል እና ለግቤት I/O ጊዜ ትንተና ዝግታ ይይዛል።

ለጂፒአይኦ ውፅዓት እና ውፅዓት መዝገቦችን ለማንቃት ውፅዓት እና ውፅዓት የመዘግየት ሰንሰለቶችን በመጠቀም የውጤት ውሂብ እና ሰዓት መዘግየትን ማከል ይችላሉ።

• የማዋቀር ጊዜን መጣስ ከተመለከቱ፣ የውጤት ሰዓት መዘግየት ሰንሰለት ቅንብርን መጨመር ይችላሉ።
• የቆይታ ጊዜ ጥሰትን ከተመለከቱ የውጤት ውሂብ መዘግየት ሰንሰለት ቅንብርን መጨመር ይችላሉ።

GPIO Intel FPGA IP ንድፍ Exampሌስ

የ GPIO IP ኮር ንድፍ ማመንጨት ይችላል exampበፓራሜትር አርታዒው ውስጥ ከእርስዎ የአይፒ ውቅር ጋር እንዳይዛመድ። እነዚህን ንድፍ መጠቀም ይችላሉ exampየአይፒ ኮርን እና የሚጠበቀው ባህሪን በቅጽበት እንደ ማጣቀሻዎች።

ንድፍ ማመንጨት ይችላሉ examples ከ GPIO IP core parameter editor. የሚፈልጉትን መለኪያዎች ካዘጋጁ በኋላ ጠቅ ያድርጉ Ex. ፍጠርample ንድፍ. የአይፒ ኮር ዲዛይኑን ያመነጫል exampምንጭ fileበገለጹት ማውጫ ውስጥ።

ምስል 16. ምንጭ Fileዎች በመነጨ ንድፍ Example ማውጫ

ማስታወሻ፡ The .qsys files በንድፍ ወቅት ለውስጣዊ ጥቅም ናቸው exampትውልድ ብቻ። እነዚህን .qsys ማርትዕ አይችሉም files.

GPIO IP Core Synthesizable Intel Quartus Prime Design Example

ሊሰራ የሚችል ንድፍ ለምሳሌample በኢንቴል ኳርትስ ፕራይም ፕሮጄክት ውስጥ ሊያካትቱት የሚችሉት ለማጠናቀር ዝግጁ የሆነ የመድረክ ዲዛይነር ስርዓት ነው።

ንድፉን ማመንጨት እና መጠቀም Example

ሊሰራ የሚችል ኢንቴል ኳርትስ ፕራይም ዲዛይን ለማመንጨትample ከምንጩ files, የሚከተለውን ትዕዛዝ በንድፍ ውስጥ ያሂዱ exampማውጫ፡-

quartus_sh -t make_qii_design.tcl

ትክክለኛውን መሳሪያ ለመጠቀም የሚከተለውን ትዕዛዝ ያሂዱ፡-

quartus_sh -t make_qii_design.tcl [የመሣሪያ_ስም]

የTCL ስክሪፕት የ ed_synth.qpf ፕሮጀክት የያዘ የ qii ማውጫ ይፈጥራል file. ይህንን ፕሮጀክት በ Intel Quartus Prime ሶፍትዌር ውስጥ መክፈት እና ማጠናቀር ይችላሉ.

GPIO IP Core Simulation Design Example

የማስመሰል ንድፍ ለምሳሌample ከሲሙሌሽን ሾፌር ጋር የተገናኘውን የአይፒ ምሳሌ ለመገንባት የእርስዎን GPIO IP core parameter settings ይጠቀማል። አሽከርካሪው የዘፈቀደ ትራፊክ ያመነጫል እና በውስጥ በኩል የሚወጣውን ውሂብ ህጋዊነት ይፈትሻል።

ንድፍ በመጠቀም example, እርስዎ በሚጠቀሙት ሲሙሌተር ላይ በመመስረት አንድ ነጠላ ትዕዛዝ በመጠቀም ማስመሰልን ማካሄድ ይችላሉ. ማስመሰል የ GPIO IP ኮርን እንዴት መጠቀም እንደሚችሉ ያሳያል።

ንድፉን ማመንጨት እና መጠቀም Example

የማስመሰል ንድፍ ለማመንጨት example ከምንጩ files ለ Verilog simulator, የሚከተለውን ትዕዛዝ በንድፍ ውስጥ ያሂዱ exampማውጫ፡-

quartus_sh -t make_sim_design.tcl

የማስመሰል ንድፍ ለማመንጨት example ከምንጩ fileለ VHDL simulator የሚከተለውን ትዕዛዝ በንድፍ ውስጥ ያሂዱ exampማውጫ፡-

quartus_sh -t make_sim_design.tcl VHDL

የTCL ስክሪፕት ለእያንዳንዱ የሚደገፍ የማስመሰያ መሳሪያ ንዑስ ማውጫዎችን የያዘ የሲም ማውጫ ይፈጥራል። ለእያንዳንዱ የማስመሰል መሳሪያ ስክሪፕቶችን በተዛማጅ ማውጫዎች ውስጥ ማግኘት ይችላሉ።

የአይፒ ፍልሰት ፍሰት ለአሪያ ቪ፣ ሳይክሎን ቪ እና ስትራቲክስ ቪ መሳሪያዎች

የአይፒ ፍልሰት ፍሰቱ የALTDDIO_IN፣ ALTDDIO_OUT፣ ALLTDDIO_BIDIR እና ALTIOBUF የአይ ፒ ኮሮችን የ Arria V፣ Cyclone V እና Stratix V መሳሪያዎችን ወደ GPIO IP core Intel Arria 10 እና Intel Cyclone 10 GX መሳሪያዎች እንድታፈልስ ይፈቅድልሃል።

ይህ የአይፒ ፍልሰት ፍሰት የ GPIO IP coreን ከአልቲዲኦ_IN፣ ALTDDIO_OUT፣ ALTDDIO_BIDIR እና ALTIOBUF IP ኮሮች ቅንጅቶች ጋር እንዲዛመድ ያዋቅረዋል፣ ይህም የአይፒ ኮርን እንደገና እንዲፈጥሩ ያስችልዎታል።

ማሳሰቢያ፡ አንዳንድ የአይ ፒ ኮሮች የአይፒ ፍልሰት ፍሰትን የሚደግፉት በተወሰኑ ሁነታዎች ብቻ ነው። የእርስዎ አይፒ ኮር በማይደገፍ ሁነታ ላይ ከሆነ ለጂፒአይኦ አይ ፒ ኮር የአይፒ ፓራሜትር አርታዒን ማስኬድ እና የአይፒ ኮርን በእጅ ማዋቀር ሊኖርብዎ ይችላል።

የእርስዎን ALTDDIO_IN፣ ALTDDIO_OUT፣ ALTDDIO_BIDIR እና ALTIOBUF IP ኮሮች በመሰደድ ላይ

የእርስዎን ALTDDIO_IN፣ ALTDDIO_OUT፣ ALTDDIO_BIDIR እና ALTIOBUF IP ኮሮችን ወደ GPIO Intel FPGA IP IP core ለማዛወር እነዚህን ደረጃዎች ይከተሉ፡

1. የእርስዎን ALTDDIO_IN፣ ALTDDIO_OUT፣ ALTDDIO_BIDIR ወይም ALTIOBUF IP core በIP Parameter Editor ውስጥ ይክፈቱ።
2. በውስጡ በአሁኑ ጊዜ የተመረጠው የመሣሪያ ቤተሰብ፣ ይምረጡ ኢንቴል አሪያ 10 or Intel Cyclone 10 GX.
3. ጠቅ ያድርጉ ጨርስ የ GPIO IP Parameter Editor ለመክፈት.
   የአይፒ ፓራሜትር አርታዒው ከALTDDIO_IN፣ ALTDDIO_OUT፣ ALTDDIO_BIDIR ወይም ALTIOBUF ኮር መቼቶች ጋር የሚመሳሰሉ የGPIO IP core ቅንብሮችን ያዋቅራል።
4. በሁለቱ መካከል የማይጣጣሙ ቅንጅቶች ካሉ ይምረጡ አዲስ የሚደገፉ ቅንብሮች.
5. ጠቅ ያድርጉ ጨርስ የአይፒ ኮርን እንደገና ለማደስ.
6. የእርስዎን ALTDDIO_IN፣ ALTDDIO_OUT፣ ALTDDIO_BIDIR ወይም ALTIOBUF IP core ቅጽበታዊ ገጽ እይታን በRTL በGPIO IP core ይተኩ።

ማስታወሻ፡ የ GPIO IP ኮር ወደብ ስሞች ከALTDDIO_IN፣ ALTDDIO_OUT፣ ALTDDIO_BIDIR ወይም ALTIOBUF IP core port ስሞች ጋር ላይመሳሰሉ ይችላሉ። ስለዚህ በቅጽበት ውስጥ የአይፒ ኮር ስም መቀየር ብቻ በቂ ላይሆን ይችላል።

ተዛማጅ መረጃ
የግቤት እና የውጤት አውቶቡስ ከፍተኛ እና ዝቅተኛ ቢት በገጽ 12 ላይ

መመሪያ፡ datain_h እና datain_l በተሰደደ አይፒ ውስጥ ወደቦች ይቀያይሩ

የእርስዎን GPIO IP ከቀደምት መሳሪያዎች ወደ GPIO IP core ሲያዛውሩት ማብራት ይችላሉ። የቆዩ ከፍተኛ ደረጃ የወደብ ስሞችን ተጠቀም አማራጭ በ GPIO IP core parameter editor ውስጥ. ነገር ግን፣ የእነዚህ ወደቦች በጂፒአይኦ IP ኮር ውስጥ ያለው ባህሪ ለ Stratix V፣ Arria V እና Cyclone V መሳሪያዎች ከሚጠቀሙት የአይፒ ኮሮች የተለየ ነው።

የ GPIO IP ኮር እነዚህን ወደቦች በእነዚህ የሰዓት ጠርዞች ላይ ወደሚገኙ የውጤት መመዝገቢያዎች ይነዳቸዋል፡

• datain_h - በማደግ ላይ ባለው የሰዓት ጫፍ ላይ
• datain_l - በሰዓት መውደቅ ጠርዝ ላይ

የእርስዎን GPIO IP ከ Stratix V፣ Arria V እና Cyclone V መሳሪያዎች ካፈለሱ፣ በGPIO IP core የተፈጠረውን አይፒ ሲያፋጥኑ datain_h እና datain_l ወደቦችን ይቀይሩ።

ተዛማጅ መረጃ
የግቤት እና የውጤት አውቶቡስ ከፍተኛ እና ዝቅተኛ ቢት በገጽ 12 ላይ

GPIO Intel FPGA IP የተጠቃሚ መመሪያ መዛግብት

የአይፒ ስሪቶች እስከ v19.1 ድረስ ከ Intel Quartus Prime Design Suite ሶፍትዌር ስሪቶች ጋር አንድ አይነት ናቸው። ከIntel Quartus Prime Design Suite የሶፍትዌር ስሪት 19.2 ወይም ከዚያ በኋላ፣ የአይ ፒ ኮሮች አዲስ የአይ ፒ እትም እቅድ አላቸው።

የአይፒ ኮር ስሪት ካልተዘረዘረ፣ ለቀዳሚው የአይፒ ኮር ስሪት የተጠቃሚ መመሪያ ተግባራዊ ይሆናል።

የአይፒ ኮር ስሪት	የተጠቃሚ መመሪያ
20.0.0	GPIO Intel FPGA IP የተጠቃሚ መመሪያ፡ Intel Aria 10 እና Intel Cyclone 10 GX መሳሪያዎች
19.3.0	GPIO Intel FPGA IP የተጠቃሚ መመሪያ፡ Intel Aria 10 እና Intel Cyclone 10 GX መሳሪያዎች
19.3.0	GPIO Intel FPGA IP የተጠቃሚ መመሪያ፡ Intel Aria 10 እና Intel Cyclone 10 GX መሳሪያዎች
18.1	GPIO Intel FPGA IP የተጠቃሚ መመሪያ፡ Intel Aria 10 እና Intel Cyclone 10 GX መሳሪያዎች
18.0	GPIO Intel FPGA IP የተጠቃሚ መመሪያ፡ Intel Aria 10 እና Intel Cyclone 10 GX መሳሪያዎች
17.1	Intel FPGA GPIO IP ኮር የተጠቃሚ መመሪያ
17.0	Altera GPIO IP ዋና የተጠቃሚ መመሪያ
16.1	Altera GPIO IP ዋና የተጠቃሚ መመሪያ
16.0	Altera GPIO IP ዋና የተጠቃሚ መመሪያ
14.1	Altera GPIO Megafunction የተጠቃሚ መመሪያ
13.1	Altera GPIO Megafunction የተጠቃሚ መመሪያ

የሰነድ ማሻሻያ ታሪክ ለ GPIO Intel FPGA IP የተጠቃሚ መመሪያ፡ Intel Arria 10 እና Intel Cyclone 10 GX መሳሪያዎች

የሰነድ ሥሪት	ኢንቴል ኳርትስ ዋና ስሪት	የአይፒ ስሪት	ለውጦች
2021.07.15	21.2	20.0.0	ቀለል ያለውን የሚያሳየውን ንድፍ አዘምኗል view ባለአንድ ጫፍ የ GPIO ግቤት ዱካ ለማዘመን dout[0] ወደ dout[3] እና ዱት[3] ወደ ዱት[0]።
2021.03.29	21.1	20.0.0	የ GPIO IP ስሪት ቁጥር ወደ 20.0.0 ተዘምኗል።
2021.03.12	20.4	19.3.0	የአይፒ ፍልሰት መመሪያውን አዘምኗል GPIO IP በሚያድግ ጠርዝ ላይ datain_h እና datain_l በወደቀው ጠርዝ ላይ እንደሚነዳ ይገልጻል።
2019.10.01	19.3	19.3.0	ስለ መዘግየት አባሎች በርዕሱ ውስጥ ባለው .qsf የምደባ ኮድ ውስጥ የተስተካከለ የፊደል አጻጻፍ ስህተት።
2019.03.04	18.1	18.1	ስለ የግቤት ዱካ፣ እና ውፅዓት እና ውፅዓት በሚሉ ርዕሶች ውስጥ፡- የጂፒአይኦ ኢንቴል FPGA አይፒ የሁለት አቅጣጫዊ ፒን ተለዋዋጭ መለኪያን እንደማይደግፍ በርዕሰ ጉዳዩ ላይ ያሉትን ማስታወሻዎች አስተካክሏል። ለ PHY Lite በትይዩ በይነገጽ ኢንቴል FPGA IP ኮር የተጠቃሚ መመሪያ፡ Intel Stratix 10፣ Intel Aria 10 እና Intel Cyclone 10 GX መሳሪያዎች ለሁለት አቅጣጫዊ ፒን ተለዋዋጭ ልኬት ስለሚያስፈልጋቸው አፕሊኬሽኖች ተጨማሪ መረጃ ለማግኘት ታክለዋል።
2018.08.28	18.0	18.0	ሰነዱን ከኢንቴል FPGA GPIO IP ኮር የተጠቃሚ መመሪያ ወደ GPIO Intel FPGA IP የተጠቃሚ መመሪያ፡ Intel Arria 10 እና Intel Cyclone 10 GX መሳሪያዎች እንደገና አርጎታል። ወደ Intel Stratix 10 GPIO IP የተጠቃሚ መመሪያ አገናኝ ታክሏል።  የአይፒውን ስም ከ"Intel FPGA GPIO" ወደ "GPIO Intel FPGA IP" ተቀይሯል.  የተስተካከሉ የ"clk_fr" እና "clk_hr" ወደ "ck_fr" እና "ck_hr"።  ትክክለኛውን የአይፒ ኮር ሲግናል ስሞችን ለማሳየት የGPIO IP ግቤት ዱካ እና የውጤት ዱካዎች ንድፎችን አዘምኗል።

ቀን	ሥሪት	ለውጦች
ህዳር 2017	2017.11.06	ለIntel Cyclone 10 GX መሳሪያዎች ድጋፍ ታክሏል። በጂፒአይኦ አይፒ ኮር ውስጥ ካሉ የምልክት ስሞች ጋር ለማዛመድ በስዕሎች ውስጥ ያሉትን የምልክት ስሞች አዘምኗል። የውጤት ዱካ የሞገድ ቅርጽ ታክሏል። "Altera GPIO IP core" ወደ "Intel FPGA GPIO IP core" ተቀይሯል። "Altera IOPLL IP core" ወደ "Intel FPGA IOPLL IP ኮር" ተቀይሯል. የ"TimeQuest Timing Analyzer" ወደ "Timing Analyzer" ተቀይሯል። "Qsys" ወደ "የፕላትፎርም ዲዛይነር" ተቀይሯል. የ ASET እና ACLR ምልክቶች ንቁ ከፍተኛ እንደሆኑ ተብራርቷል።
ግንቦት 2017	2017.05.08	የ GPIO ቋት መመዘኛዎችን የሚዘረዝርበትን ሠንጠረዥ አዘምኗል የአውቶቡስ-መያዝ ወረዳ ይጠቀሙ መለኪያ አማራጭ. ኢንቴል የሚል ስም ተሰጥቶታል።
ኦክቶበር 2016	2016.10.31	የግቤት ዱካ ሞገድ ቅጹን አዘምኗል። በዲን እና ዶውት አውቶቡሶች ውስጥ ያለውን ከፍተኛ እና ዝቅተኛ ቢት የሚገልጽ ርዕስ ታክሏል።
ኦገስት 2016	2016.08.05	በGPIO IP ኮር ውስጥ ስለ ተለዋዋጭ የኦሲቲ ድጋፍ ማስታወሻዎች ታክለዋል። ትክክለኛነትን እና ግልጽነትን ለማሻሻል ስለ ልኬት ቅንጅቶች ርዕስ አዘምኗል። ዲዛይኑን ስለማመንጨት ክፍሉን አዘምኗል exampለ. ከ Stratix V፣ Arria V እና Cyclone V መሳሪያዎች ወደ GPIO IP core ሲሰደዱ ስለ ውርስ ወደቦች ባህሪ የመመሪያ ርዕስ ታክሏል። ግልጽነትን ለማሻሻል እና ለማጣቀሻነት ሰነዱን እንደገና ጻፍ እና አስተካክሏል። የኳርትስ II ምሳሌዎችን ወደ Quartus Prime ተለውጧል።
ኦገስት 2014	2014.08.18	የጊዜ አቆጣጠር መረጃ ታክሏል። የመመዝገቢያ ማሸጊያ መረጃ ታክሏል። ታክሏል። የቆዩ ከፍተኛ ደረጃ የወደብ ስሞችን ተጠቀም መለኪያ. ይህ አዲስ መለኪያ ነው። የመመዝገቢያ ማሸጊያ መረጃ ታክሏል። megafunction የሚለውን ቃል በአይፒ ኮር ተተክቷል።
ህዳር 2013	2013.11.29	የመጀመሪያ ልቀት

ግብረ መልስ ላክ

GPIO Intel FPGA IP የተጠቃሚ መመሪያ፡ Intel Aria 10 እና Intel Cyclone 10 GX መሳሪያዎች

ሰነዶች / መርጃዎች

ኢንቴል GPIO ኢንቴል FPGA አይፒ [pdf] የተጠቃሚ መመሪያ GPIO Intel FPGA IP፣ GPIO፣ Intel FPGA IP፣ FPGA IP

ዋቢዎች

• የተጠቃሚ መመሪያ