F-Tile DisplayPort FPGA IP ንድፍ Example
የተጠቃሚ መመሪያ

F-Tile DisplayPort FPGA IP ንድፍ Example

ለIntel® Quartus® Prime Design Suite፡ 22.2 IP ስሪት፡ 21.0.1 ተዘምኗል።

DisplayPort Intel FPGA IP ንድፍ Exampፈጣን ጅምር መመሪያ

የ DisplayPort Intel® F-tile መሳሪያዎች የማጠናቀር እና የሃርድዌር ሙከራን የሚደግፍ የሙከራ ቤንች እና የሃርድዌር ዲዛይን ያሳያሉ FPGA IP ንድፍ የቀድሞamples ለ Intel Agilex™
የ DisplayPort Intel FPGA IP የሚከተለውን ንድፍ ያቀርባልampያነሰ፡

• DisplayPort SST ትይዩ loopback ያለ Pixel Clock Recovery (PCR) ሞጁል
• DisplayPort SST ትይዩ loopback ከAXIS ቪዲዮ በይነገጽ ጋር

ንድፍ ሲያመነጩ example, የመለኪያ አርታዒው በራስ-ሰር ይፈጥራል fileንድፉን በሃርድዌር ውስጥ ለማስመሰል፣ ለማጠናቀር እና ለመሞከር አስፈላጊ ነው።
ምስል 1. ልማት ኤስtagesተዛማጅ መረጃ

• DisplayPort Intel FPGA IP የተጠቃሚ መመሪያ
• ወደ Intel Quartus Prime Pro እትም በመሰደድ ላይ

ኢንቴል ኮርፖሬሽን. መብቱ በህግ የተጠበቀ ነው. ኢንቴል፣ የኢንቴል አርማ እና ሌሎች የኢንቴል ምልክቶች የኢንቴል ኮርፖሬሽን ወይም የስርጭቱ የንግድ ምልክቶች ናቸው። ኢንቴል የኤፍፒጂኤ እና ሴሚኮንዳክተር ምርቶቹን በIntel መደበኛ ዋስትና መሰረት ለአሁኑ ዝርዝር መግለጫዎች ዋስትና ይሰጣል፣ነገር ግን በማናቸውም ምርቶች እና አገልግሎቶች ላይ ያለማሳወቂያ በማንኛውም ጊዜ ለውጦችን የማድረግ መብቱ የተጠበቀ ነው። ኢንቴል በዚህ ውስጥ የተገለጸውን ማንኛውንም መረጃ፣ ምርት ወይም አገልግሎት ከመተግበሩ ወይም ከመጠቀሙ የተነሳ ምንም አይነት ሃላፊነት ወይም ተጠያቂነት አይወስድም። የኢንቴል ደንበኞች በማናቸውም የታተመ መረጃ ላይ ከመታመንዎ በፊት እና ለምርቶች ወይም አገልግሎቶች ትእዛዝ ከማስቀመጥዎ በፊት የቅርብ ጊዜውን የመሳሪያ ዝርዝሮችን እንዲያገኙ ይመከራሉ።
*ሌሎች ስሞች እና የንግድ ምልክቶች እንደሌሎች ንብረት ሊጠየቁ ይችላሉ።
ISO 9001: 2015 ተመዝግቧል
1.1. ማውጫ መዋቅር
ምስል 2. የማውጫ መዋቅር

ሠንጠረዥ 1. ንድፍ Example ክፍሎች

አቃፊዎች	Files
rtl/ኮር	dp_core.ip
	dp_rx አይፒ
	dp_tx አይፒ
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX ህንጻ ብሎክ)
	dp_rx_ዳታ_ፊፎ . አይፒ
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX ህንጻ ብሎክ)
	dp_tx_ዳታ_fifo.ip
	dp_tx_ዳታ_fifo.ip

1.2. የሃርድዌር እና የሶፍትዌር መስፈርቶች
ኢንቴል ዲዛይኑን ለመፈተሽ የሚከተለውን ሃርድዌር እና ሶፍትዌር ይጠቀማልampላይ:
ሃርድዌር

• Intel Agilex I-Series Development Kit
• DisplayPort ምንጭ ጂፒዩ
• ማሳያ ወደብ ሲንክ (ተቆጣጣሪ)
• Biec DisplayPort FMC ሴት ልጅ ካርድ ክለሳ 8C
• DisplayPort ገመዶች

ሶፍትዌር

• Intel Quartus® ዋና
• ሲኖፕሲዎች* ቪሲኤስ ሲሙሌተር

1.3. ንድፉን በማመንጨት ላይ
ዲዛይኑን ለማመንጨት በIntel Quartus Prime ሶፍትዌር ውስጥ የ DisplayPort Intel FPGA IP ፓራሜትር አርታዒን ይጠቀሙampለ.
ምስል 3. የንድፍ ፍሰት ማመንጨት

1.  Tools ➤ IP ካታሎግ ምረጥ እና ኢንቴል አጊሌክስ ኤፍ-ቲልን እንደ ኢላማ መሳሪያ ቤተሰብ ምረጥ።
   ማስታወሻ፡- ንድፍ example Intel Agilex F-tile መሳሪያዎችን ብቻ ነው የሚደግፈው።
2. በአይፒ ካታሎግ ውስጥ DisplayPort Intel FPGA IP ን ይፈልጉ እና ሁለቴ ጠቅ ያድርጉ። አዲሱ የአይፒ ልዩነት መስኮት ይታያል.
3. ለእርስዎ ብጁ የአይፒ ልዩነት የከፍተኛ ደረጃ ስም ይግለጹ። የመለኪያ አርታዒው የአይፒ ልዩነት ቅንብሮችን ያስቀምጣል። file የሚል ስያሜ ተሰጥቶታል። .አይ.ፒ.
4. በመሳሪያው መስክ ውስጥ የIntel Agilex F-tile መሳሪያን ይምረጡ ወይም ነባሪውን የIntel Quartus Prime ሶፍትዌር መሳሪያ ምርጫን ያስቀምጡ።
5. እሺን ጠቅ ያድርጉ። የመለኪያ አርታዒው ይታያል.
6. ለሁለቱም TX እና RX የሚፈለጉትን መለኪያዎች ያዋቅሩ።
7. በዲዛይን Exampወደ ትር፣ ያለ PCR የ DisplayPort SST ትይዩ ሎፕባክን ይምረጡ።
8. የሙከራ ቤንች ለማመንጨት ሲሙሌሽን ይምረጡ እና የሃርድዌር ዲዛይን ለማመንጨት Synthesis የሚለውን ይምረጡampለ. ዲዛይኑን ለማመንጨት ከነዚህ አማራጮች ውስጥ ቢያንስ አንዱን መምረጥ አለቦትample fileኤስ. ሁለቱንም ከመረጡ, የትውልድ ጊዜ ይረዝማል.
9. ለዒላማ ልማት ኪት፣ Intel Agilex I-Series SOC Development Kit የሚለውን ይምረጡ። ይህ በደረጃ 4 የተመረጠው የታለመው መሣሪያ በእድገት ኪት ላይ ካለው መሣሪያ ጋር እንዲመሳሰል እንዲለወጥ ያደርገዋል። ለIntel Agilex I-Series SOC Development Kit፣ ነባሪው መሣሪያ AGIB027R31B1E2VR0 ነው።
10. ፍጠርን ጠቅ ያድርጉ Example ንድፍ.

1.4. ንድፉን ማስመሰል
የ DisplayPort Intel FPGA IP ንድፍ ምሳሌample testbench ተከታታይ loopback ንድፍ ከTX ምሳሌ ወደ አርኤክስ ምሳሌ ያስመስላል። የውስጥ የቪዲዮ ጥለት ጀነሬተር ሞጁል የ DisplayPort TX ምሳሌን ያንቀሳቅሳል እና የ RX ምሳሌ ቪዲዮ ውፅዓት በሙከራ ቤንች ውስጥ ከCRC አረጋጋጮች ጋር ይገናኛል።
ምስል 4. የንድፍ የማስመሰል ፍሰት

1. ወደ Synopsys simulator አቃፊ ይሂዱ እና ቪሲኤስን ይምረጡ።
2. የማስመሰል ስክሪፕት አሂድ።
   ምንጭ vcs_sim.sh
3. ስክሪፕቱ Quartus TLGን ያከናውናል፣ ያጠናቅራል እና በሲሙሌተሩ ውስጥ የፈተና ቤንች ያስኬዳል።
4. ውጤቱን ይተንትኑ.
   የተሳካ የማስመሰል ስራ በSource እና Sink SRC ንፅፅር ያበቃል።

1.5. ንድፉን ማሰባሰብ እና መሞከር
ምስል 5. ንድፉን ማጠናቀር እና ማስመሰልየማሳያ ሙከራን ለማጠናቀር እና በሃርድዌር exampንድፍ, የሚከተሉትን ደረጃዎች ይከተሉ:

1. ሃርድዌር ያረጋግጡ exampየንድፍ ማመንጨት ተጠናቅቋል.
2. የIntel Quartus Prime Pro እትም ሶፍትዌር ያስጀምሩ እና ይክፈቱ / quartus/agi_dp_demo.qpf.
3. ማቀናበርን ጠቅ ያድርጉ ➤ ማጠናቀር ጀምር።
4. በተሳካ ሁኔታ ከተጠናቀረ በኋላ፣ የIntel Quartus Prime Pro እትም ሶፍትዌር .sof ያመነጫል። file በተጠቀሰው ማውጫዎ ውስጥ።
5. የ DisplayPort RX ማገናኛን በBiec ሴት ልጅ ካርድ ላይ ከውጫዊ የ DisplayPort ምንጭ ጋር ያገናኙ, ለምሳሌ በፒሲ ላይ ካለው ግራፊክስ ካርድ ጋር.
6. የ DisplayPort TX ማገናኛን በBiec ሴት ልጅ ካርድ ላይ ካለው የ DisplayPort ማጠቢያ መሳሪያ ጋር ያገናኙ፣ እንደ ቪዲዮ ተንታኝ ወይም ፒሲ ማሳያ።
7.  በልማት ቦርዱ ላይ ያሉ ሁሉም ማብሪያዎች በነባሪ ቦታ ላይ መሆናቸውን ያረጋግጡ።
8. የተፈጠረውን .sof በመጠቀም የተመረጠውን Intel Agilex F-Tile መሣሪያን በልማት ሰሌዳው ላይ ያዋቅሩት file (መሳሪያዎች ➤ ፕሮግራመር)።
9. የ DisplayPort ማጠቢያ መሳሪያው ከቪዲዮው ምንጭ የተፈጠረውን ቪዲዮ ያሳያል.

ተዛማጅ መረጃ
Intel Agilex I-Series FPGA ልማት ኪት የተጠቃሚ መመሪያ/
1.5.1. ELFን እንደገና በማደስ ላይ File
በነባሪ, ELF file ተለዋዋጭ ንድፍ ሲፈጥሩ ነው exampለ.
ሆኖም፣ በአንዳንድ ሁኔታዎች፣ ELFን እንደገና ማደስ ያስፈልግዎታል file ሶፍትዌሩን ከቀየሩ file ወይም dp_core.qsysን ያድሱ file. dp_core.qsysን እንደገና በማመንጨት ላይ file .sopcinfo ያዘምናል file, ይህም ELFን እንደገና ማደስን ይጠይቃል file.

1. መሄድ / ሶፍትዌር እና አስፈላጊ ከሆነ ኮዱን ያርትዑ.
2. መሄድ /ስክሪፕት እና የሚከተለውን የግንባታ ስክሪፕት ያስፈጽሙ፡-ምንጭ build_sw.sh
   • በዊንዶውስ ላይ Nios II Command Shellን ይፈልጉ እና ይክፈቱ። በኒዮስ II ትዕዛዝ ሼል ውስጥ፣ ወደ ይሂዱ /ስክሪፕት እና ምንጩን build_sw.sh ያከናውኑ።
   ማስታወሻ፡- በዊንዶውስ 10 ላይ የግንባታ ስክሪፕትን ለማስፈጸም ስርዓትዎ የዊንዶውስ ንዑስ ስርዓቶችን ለሊኑክስ (WSL) ይፈልጋል። ስለ WSL የመጫን ደረጃዎች የበለጠ መረጃ ለማግኘት የኒዮስ II ሶፍትዌር ገንቢ መመሪያን ይመልከቱ።
   • በሊኑክስ ላይ የፕላትፎርም ዲዛይነርን ያስጀምሩ እና መሳሪያዎች ➤ Nios II Command Shellን ይክፈቱ። በኒዮስ II ትዕዛዝ ሼል ውስጥ፣ ወደ ይሂዱ /ስክሪፕት እና ምንጩን build_sw.sh ያከናውኑ።
3. አንድ .elf ያረጋግጡ file ውስጥ ነው የሚፈጠረው /ሶፍትዌር/ dp_demo.
4. የመነጨውን .elf ያውርዱ file የ .sof ን እንደገና ሳያጠናቅቅ ወደ FPGA file የሚከተለውን ስክሪፕት በማሄድ: nios2-download /software/dp_demo/*.elf
5. አዲሱ ሶፍትዌር ተግባራዊ እንዲሆን በFPGA ሰሌዳ ላይ ያለውን ዳግም ማስጀመሪያ ቁልፍ ተጫን።

1.6. DisplayPort Intel FPGA IP ንድፍ Example መለኪያዎች
ሠንጠረዥ 2. DisplayPort Intel FPGA IP Design Example QSF ገደብ ለ Intel Agilex Ftile Device

የQSF ገደብ	መግለጫ
ዓለም አቀፋዊ_መመደብ -ስም VERILOG_MACRO "__DISPLAYPORT_ድጋፍ__=1"	ከኳርተስ 22.2 ጀምሮ ይህ የQSF ገደብ የ DisplayPort ብጁ SRC (Soft Reset Controller) ፍሰትን ለማንቃት ያስፈልጋል

ሠንጠረዥ 3. DisplayPort Intel FPGA IP Design Example Parameters ለ Intel Agilex F-tile Device

መለኪያ	ዋጋ	መግለጫ
ይገኛል ንድፍ Example
ንድፍ ይምረጡ	• ምንም •DisplayPort SST ትይዩ ሎፕባክ ያለ PCR •DisplayPort SST ትይዩ Loopback ከAXIS ቪዲዮ በይነገጽ ጋር	ንድፍ ይምረጡ exampሊፈጠር ይችላል. • ምንም፡ ምንም ንድፍ የለም example ለአሁኑ መለኪያ ምርጫ ይገኛል። • DisplayPort SST ትይዩ Loopback ያለ PCR፡ ይህ ንድፍ የቀድሞampየቪዲዮ ግቤት ምስል ወደብ መለኪያን ያንቁ። • ዲስፕሌይፖርት ኤስኤስቲ ትይዩ ሎፕባክ ከ AXIS ቪዲዮ በይነገጽ ጋር፡ ይህ ንድፍ የቀድሞampንቁ የቪዲዮ ዳታ ፕሮቶኮሎችን አንቃ ወደ AXIS-VVP ሙሉ ሲዋቀር ከ DisplayPort sink ወደ DisplayPort ምንጭ ከ AXIS ቪዲዮ በይነገጽ ጋር ትይዩ የመልስ መልስ ያሳያል።
ንድፍ Example Files
ማስመሰል	አብራ ፣ አጥፋ	አስፈላጊውን ለማመንጨት ይህንን አማራጭ ያብሩ files ለ የማስመሰል testbench.
ውህደት	አብራ ፣ አጥፋ	አስፈላጊውን ለማመንጨት ይህንን አማራጭ ያብሩ files ለ Intel Quartus Prime ማጠናቀር እና የሃርድዌር ዲዛይን።
የመነጨ HDL ቅርጸት
ማመንጨት File ቅርጸት	Verilog፣ VHDL	ለተፈጠረው ንድፍ ለምሳሌ የእርስዎን ተመራጭ HDL ቅርጸት ይምረጡample fileአዘጋጅ. ማሳሰቢያ፡ ይህ አማራጭ የመነጨውን ከፍተኛ ደረጃ አይፒን ብቻ ነው የሚወስነው fileኤስ. ሁሉም ሌሎች files (ለምሳሌample testbenches እና ከፍተኛ ደረጃ files ለሃርድዌር ማሳያ) በVerilog HDL ቅርጸት ናቸው።
የዒላማ ልማት ኪት
ቦርድ ይምረጡ	•የልማት ኪት የለም። • ኢንቴል አጊሊክስ አይ-ተከታታይ የልማት ኪት	ለታለመው ንድፍ ለምሳሌ ሰሌዳውን ይምረጡampለ.

መለኪያ	ዋጋ	መግለጫ
		• ምንም የልማት ኪት፡- ይህ አማራጭ ለዲዛይኑ ሁሉንም የሃርድዌር ገጽታዎች አያካትትም።ampለ. ፒ ኮር ሁሉንም የፒን ስራዎችን ወደ ምናባዊ ፒን ያዘጋጃል። • ኢንቴል አጊሊክስ አይ-ተከታታይ FPGA ልማት ኪት፡ ይህ አማራጭ የፕሮጀክቱን ኢላማ መሳሪያ በዚህ የግንባታ ኪት ላይ ካለው መሳሪያ ጋር እንዲዛመድ በራስ ሰር ይመርጣል። የቦርድ ክለሳዎ የተለየ የመሳሪያ ልዩነት ካለው የTarget Device ልኬትን በመጠቀም የታለመውን መሳሪያ መቀየር ይችላሉ። የአይፒ ኮር ሁሉንም የፒን ስራዎችን በእድገት ኪት መሰረት ያዘጋጃል። ማሳሰቢያ፡ ቀዳሚ ንድፍ Example በዚህ የኳርትስ ልቀት በሃርድዌር ላይ በተግባር አልተረጋገጠም። • ብጁ ልማት ኪት፡- ይህ አማራጭ ዲዛይኑን ይፈቅዳልampከኢንቴል ኤፍፒጂኤ ጋር በሶስተኛ ወገን ማሻሻያ ኪት ላይ ለመሞከር። የፒን ምደባዎችን በራስዎ ማዘጋጀት ሊኖርብዎ ይችላል።
የዒላማ መሣሪያ
የዒላማ መሣሪያን ይቀይሩ	አብራ ፣ አጥፋ	ይህንን አማራጭ ያብሩ እና ለግንባታ ኪት የሚመረጠውን የመሳሪያ ልዩነት ይምረጡ።

ትይዩ Loopback ንድፍ Exampሌስ

የ DisplayPort Intel FPGA IP ንድፍ ምሳሌampያለ Pixel Clock Recovery (PCR) ሞጁል ከ DisplayPort RX ለምሳሌ ወደ DisplayPort TX ምሳሌ ትይዩ የመልስ መልስን ያሳያል።
ሠንጠረዥ 4. DisplayPort Intel FPGA IP Design Example ለ Intel Agilex F-tile Device

ንድፍ Example	ስያሜ	የውሂብ መጠን	የሰርጥ ሁኔታ	Loopback አይነት
DisplayPort SST ትይዩ loopback ያለ PCR	DisplayPort SST	RBR፣ HRB፣ HRB2፣ HBR3	ሲምፕሌክስ	PCR ያለ ትይዩ
DisplayPort SST ትይዩ loopback ከAXIS ቪዲዮ በይነገጽ ጋር	DisplayPort SST	RBR፣ HRB፣ HRB2፣ HBR3	ሲምፕሌክስ	ከ AXIS ቪዲዮ በይነገጽ ጋር ትይዩ

2.1. Intel Agilex F-tile DisplayPort SST ትይዩ Loopback ንድፍ ባህሪያት
የ SST ትይዩ loopback ንድፍ exampአንድ ነጠላ የቪዲዮ ዥረት ከ DisplayPort sink ወደ DisplayPort ምንጭ መተላለፉን ያሳያል።
ኢንቴል ኮርፖሬሽን. መብቱ በህግ የተጠበቀ ነው. ኢንቴል፣ የኢንቴል አርማ እና ሌሎች የኢንቴል ምልክቶች የኢንቴል ኮርፖሬሽን ወይም የስርጭቱ የንግድ ምልክቶች ናቸው። ኢንቴል የኤፍፒጂኤ እና ሴሚኮንዳክተር ምርቶቹን በIntel መደበኛ ዋስትና መሰረት ለአሁኑ ዝርዝር መግለጫዎች ዋስትና ይሰጣል፣ነገር ግን በማናቸውም ምርቶች እና አገልግሎቶች ላይ ያለማሳወቂያ በማንኛውም ጊዜ ለውጦችን የማድረግ መብቱ የተጠበቀ ነው። ኢንቴል በዚህ ውስጥ የተገለጸውን ማንኛውንም መረጃ፣ ምርት ወይም አገልግሎት ከመተግበሩ ወይም ከመጠቀሙ የተነሳ ምንም አይነት ሃላፊነት ወይም ተጠያቂነት አይወስድም። የኢንቴል ደንበኞች በማናቸውም የታተመ መረጃ ላይ ከመታመንዎ በፊት እና ለምርቶች ወይም አገልግሎቶች ትዕዛዝ ከማቅረባቸው በፊት የቅርብ ጊዜውን የመሳሪያ ዝርዝር መግለጫዎችን እንዲያገኙ ይመከራሉ። *ሌሎች ስሞች እና የንግድ ምልክቶች እንደሌሎች ንብረት ሊጠየቁ ይችላሉ።
ISO 9001: 2015 ተመዝግቧል
ምስል 6. Intel Agilex F-tile DisplayPort SST ትይዩ Loopback ያለ PCR

• በዚህ ተለዋጭ የ DisplayPort ምንጭ መለኪያ TX_SUPPORT_IM_ENABLE በርቷል እና የቪዲዮ ምስል በይነገጽ ጥቅም ላይ ይውላል።
• የ DisplayPort ማጠቢያው እንደ ጂፒዩ ካሉ ውጫዊ የቪዲዮ ምንጮች የቪዲዮ እና ወይም የድምጽ ዥረት ይቀበላል እና ወደ ትይዩ የቪዲዮ በይነገጽ ይከፍታል።
• የ DisplayPort መስመጥ ቪዲዮ ውፅዓት በቀጥታ የ DisplayPort ምንጭ ቪዲዮ በይነገጽን ያንቀሳቅሳል እና ወደ ማሳያው ከማስተላለፉ በፊት ወደ DisplayPort ዋና አገናኝ ኮድ ያደርገዋል።
• IOPLL ሁለቱንም የ DisplayPort ማጠቢያ እና የምንጭ ቪዲዮ ሰዓቶችን በተወሰነ ድግግሞሽ ያንቀሳቅሳል።
• የ DisplayPort መስመጥ እና የምንጭ MAX_LINK_RATE መለኪያ ወደ HBR3 ከተዋቀረ እና PIXELS_PER_CLOCK ወደ ኳድ ከተዋቀረ የቪዲዮ ሰዓቱ በ300 ሜኸ ሲሆን 8Kp30 ፒክስል ፍጥነት (1188/4 = 297 MHz) ይደግፋል።

ምስል 7. Intel Agilex F-tile DisplayPort SST ትይዩ Loopback ከ AXIS ቪዲዮ ጋር በይነገጽ

• በዚህ ተለዋጭ፣ የ DisplayPort ምንጭ እና ማጠቢያ መለኪያ፣ Axis Video Data Interfaceን ለማንቃት AXIS-VVP FULLን በENABLE ACTIVE VIDEO DATA PROTOCOLS ውስጥ ይምረጡ።
• የ DisplayPort ማጠቢያው እንደ ጂፒዩ ካሉ ውጫዊ የቪዲዮ ምንጮች የቪዲዮ እና ወይም የድምጽ ዥረት ይቀበላል እና ወደ ትይዩ የቪዲዮ በይነገጽ ይከፍታል።
• የ DisplayPort Sink የቪዲዮ ዳታ ዥረት ወደ ዘንግ ቪዲዮ ውሂብ ይለውጣል እና የ DisplayPort ምንጭ ዘንግ ቪዲዮ ዳታ በይነገጽ በVVP Video Frame Buffer በኩል ያንቀሳቅሰዋል። DisplayPort Source ወደ ሞኒተሪው ከማስተላለፋችን በፊት የዘንግ ቪዲዮ መረጃን ወደ DisplayPort ዋና ማገናኛ ይለውጠዋል።
• በዚህ የንድፍ ልዩነት ውስጥ ሶስት ዋና የቪዲዮ ሰዓቶች አሉ እነሱም rx/tx_axi4s_clk፣ rx_vid_clk እና tx_vid_clk። axi4s_clk በሶርስ እና በሲንክ ውስጥ ለሁለቱም AXIS ሞጁሎች በ300 MHz ይሰራል። rx_vid_clk የዲፒ ሲንክ ቪዲዮ ቧንቧ መስመር በ300 ሜኸር (እስከ 8Kp30 4PIPs ድረስ ያለውን ጥራት ለመደገፍ)፣ tx_vid_clk ደግሞ የዲፒ ምንጭ ቪዲዮ ቧንቧ መስመርን በትክክለኛው የPixel Clock ፍሪኩዌንሲ (በPIPs የተከፋፈለ) ይሰራል።
• ይህ የንድፍ ተለዋጭ በራስ የtx_vid_clk ፍሪኩዌንሲ በI2C ፕሮግራም ወደ ቦርዱ SI5391B OSC ያዋቅራል።
• ይህ የንድፍ ልዩነት በ DisplayPort ሶፍትዌር ውስጥ አስቀድሞ እንደተገለፀው ቋሚ የውሳኔ ሃሳቦችን ብቻ ያሳያል፡
  - 720p60, RGB
  - 1080p60, RGB
  - 4K30, RGB
  - 4K60, RGB

2.2. የሰዓት መርሃ ግብር
የሰዓት አቆጣጠር በ DisplayPort Intel FPGA IP ንድፍ ውስጥ የሰዓት ጎራዎችን ያሳያልampለ.
ምስል 8. Intel Agilex F-tile DisplayPort Transceiver clocking planሠንጠረዥ 5. የሰዓት እቅድ ምልክቶች

በዲያግራም ውስጥ ሰዓት	መግለጫ
SysPLL refclk	F-tile System PLL የማጣቀሻ ሰዓት ለዚያ የውጤት ድግግሞሹ በSystem PLL የሚካፈል የሰዓት ድግግሞሽ ሊሆን ይችላል። በዚህ ንድፍ ውስጥ example፣ system_pll_clk_link እና rx/tx refclk_link ተመሳሳይ 150 MHz SysPLL refclk ይጋራሉ።

በዲያግራም ውስጥ ሰዓት	መግለጫ
	ተጓዳኙን የውጤት ወደብ ከ DisplayPort Phy Top ጋር ከማገናኘትዎ በፊት ከተለየ የትራንስቨር ማመሳከሪያ ሰዓት ፒን ወደ ማጣቀሻ ሰዓት ወደብ እና የስርዓት PLL ሰዓቶች አይፒ የተገናኘ ነፃ የሩጫ ሰዓት መሆን አለበት። ማሳሰቢያ: ለዚህ ንድፍ example፣ የሰዓት መቆጣጠሪያ GUI Si5391A OUT6 እስከ 150 MHz አዋቅር።
ስርዓት pll clk አገናኝ	ሁሉንም የ DisplayPort ፍጥነትን ለመደገፍ ዝቅተኛው የስርዓት PLL የውጤት ድግግሞሽ 320 ሜኸር ነው። ይህ ንድፍ example የ 900 MHz (ከፍተኛ) የውጤት ድግግሞሽ ስለሚጠቀም SysPLL refclk ከrx/tx refclk_link ጋር መጋራት ይህም 150 ሜኸር ነው።
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR እና Tx PLL Link refclk የሁሉንም የ DisplayPort ውሂብ መጠን ለመደገፍ በ150 MHz ተስተካክሏል።
rx_ls_claut / tx_ls_claut	የማሳያ ወደብ ማገናኛ የፍጥነት ሰዓት ከሰዓት ወደ DisplayPort IP ኮር። የድግግሞሽ መጠን ከውሂብ ተመን ጋር በትይዩ የውሂብ ስፋት ክፍፍል። Exampላይ: ድግግሞሽ = የውሂብ መጠን / የውሂብ ስፋት = 8.1G (HBR3) / 40 ቢት = 202.5 ሜኸ

2.3. የማስመሰል Testbench
የማስመሰል ቴስትቤንች የ DisplayPort TX ተከታታይ ምልልስ ወደ RX ያስመስለዋል።
ምስል 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagramሠንጠረዥ 6. Testbench ክፍሎች

አካል	መግለጫ
የቪዲዮ ጥለት ጄኔሬተር	ይህ ጄነሬተር እርስዎ ሊያዋቅሯቸው የሚችሏቸው የቀለም ባር ቅጦችን ይፈጥራል። የቪዲዮ ቅርፀት ጊዜን መመዘን ይችላሉ.
Testbench ቁጥጥር	ይህ እገዳ የአስመሳይን የሙከራ ቅደም ተከተል ይቆጣጠራል እና አስፈላጊ የሆኑትን ቀስቃሽ ምልክቶች ወደ TX ኮር ያመነጫል. የሙከራ ቤንች መቆጣጠሪያ ብሎክ ንፅፅር ለማድረግ ከሁለቱም ምንጭ እና ማጠቢያ የCRC እሴትን ያነባል።
RX አገናኝ ፍጥነት የሰዓት ድግግሞሽ አረጋጋጭ	ይህ አረጋጋጭ የተመለሰው የ RX ትራንስሴቨር የሰዓት ድግግሞሽ ከተፈለገው የውሂብ መጠን ጋር የሚዛመድ መሆኑን ያረጋግጣል።
TX አገናኝ ፍጥነት የሰዓት ድግግሞሽ አረጋጋጭ	ይህ አረጋጋጭ የ TX transceiver የተገኘው የሰዓት ድግግሞሽ ከተፈለገው የውሂብ መጠን ጋር የሚዛመድ ከሆነ ያረጋግጣል።

የማስመሰል ቴስት ​​ቤንች የሚከተሉትን ማረጋገጫዎች ያደርጋል።
ሠንጠረዥ 7. Testbench ማረጋገጫዎች

የሙከራ መስፈርቶች	ማረጋገጥ
• የአገናኝ ስልጠና በመረጃ ደረጃ HBR3 • የ DP ሁኔታ ሁለቱንም TX እና RX Link Speed ​​ፍሪኩዌንሲ ያዘጋጃል እና ይለካ እንደሆነ ለማረጋገጥ የDPCD መዝገቦችን ያንብቡ።	የአገናኝ ፍጥነትን ለመለካት ድግግሞሽ ፈታሽ ያዋህዳል የሰዓት ድግግሞሽ ውፅዓት ከ TX እና RX transceiver።
• የቪዲዮ ጥለትን ከTX ወደ RX ያሂዱ። • CRCን ለሁለቱም የምንጭ እና የውሃ ማጠቢያ መያዛቸውን ያረጋግጡ	• የቪዲዮ ስርዓተ-ጥለት ለማመንጨት የቪዲዮ ጥለት ጀነሬተርን ከ DisplayPort ምንጭ ጋር ያገናኛል። • የTestbench መቆጣጠሪያ በመቀጠል ሁለቱንም ምንጭ እና ሲንክ CRC ከ DPTX እና DPRX መመዝገቢያ ያነባል እና ሁለቱም የCRC እሴቶች ተመሳሳይ መሆናቸውን ለማረጋገጥ ያነጻጽራል። ማስታወሻ፡ CRC መቁጠሩን ለማረጋገጥ የድጋፍ CTS ሙከራ አውቶሜሽን መለኪያን ማንቃት አለቦት።

የሰነድ ክለሳ ታሪክ ለF-Tile DisplayPort Intel FPGA IP Design Example የተጠቃሚ መመሪያ

የሰነድ ሥሪት	ኢንቴል ኳርትስ ዋና ስሪት	የአይፒ ስሪት	ለውጦች
2022.09.02	22.	20.0.1	• የሰነድ ርዕስ ተቀይሯል ከ DisplayPort Intel Agilex F-Tile FPGA IP Design Example የተጠቃሚ መመሪያ ለF-Tile DisplayPort Intel FPGA IP Design Example የተጠቃሚ መመሪያ. • የነቃ AXIS ቪዲዮ ዲዛይን Example ተለዋጭ. • የማይንቀሳቀስ ተመን ንድፍን አስወግዶ በMulti Rate Design Exampለ. • በ DisplayPort Intel FPGA IP Design Ex. ውስጥ ያለውን ማስታወሻ ተወግዷልampኢንቴል ኳርትስ ፕራይም 21.4 የሶፍትዌር ሥሪት የቅድሚያ ንድፍን ብቻ ይደግፋል የሚለው ፈጣን ጅምር መመሪያampሌስ. • የማውጫውን መዋቅር ምስል በትክክለኛው አሃዝ ተካ። • ELFን የሚያድስ ክፍል ታክሏል። File ንድፉን በማጠናቀር እና በመሞከር ስር. • ተጨማሪ ሃርድዌርን ለማካተት የሃርድዌር እና የሶፍትዌር መስፈርቶች ክፍል አዘምኗል መስፈርቶች.
2021.12.13	21.	20.0.0	የመጀመሪያ ልቀት

ኢንቴል ኮርፖሬሽን. መብቱ በህግ የተጠበቀ ነው. ኢንቴል፣ የኢንቴል አርማ እና ሌሎች የኢንቴል ምልክቶች የኢንቴል ኮርፖሬሽን ወይም የስርጭቱ የንግድ ምልክቶች ናቸው። ኢንቴል የኤፍፒጂኤ እና ሴሚኮንዳክተር ምርቶቹን በIntel መደበኛ ዋስትና መሰረት ለአሁኑ ዝርዝር መግለጫዎች ዋስትና ይሰጣል፣ነገር ግን በማናቸውም ምርቶች እና አገልግሎቶች ላይ ያለማሳወቂያ በማንኛውም ጊዜ ለውጦችን የማድረግ መብቱ የተጠበቀ ነው። ኢንቴል በዚህ ውስጥ የተገለጸውን ማንኛውንም መረጃ፣ ምርት ወይም አገልግሎት ከመተግበሩ ወይም ከመጠቀሙ የተነሳ ምንም አይነት ሃላፊነት ወይም ተጠያቂነት አይወስድም። የኢንቴል ደንበኞች በማናቸውም የታተመ መረጃ ላይ ከመታመንዎ በፊት እና ለምርቶች ወይም አገልግሎቶች ትእዛዝ ከማስቀመጥዎ በፊት የቅርብ ጊዜውን የመሳሪያ ዝርዝሮችን እንዲያገኙ ይመከራሉ።
*ሌሎች ስሞች እና የንግድ ምልክቶች እንደሌሎች ንብረት ሊጠየቁ ይችላሉ።
ISO 9001: 2015 ተመዝግቧል

የመስመር ላይ ስሪት
ግብረ መልስ ላክ
UG-20347
መታወቂያ፡ 709308
ስሪት: 2022.09.02

ሰነዶች / መርጃዎች

intel F-Tile DisplayPort FPGA IP ንድፍ Example [pdf] የተጠቃሚ መመሪያ F-Tile DisplayPort FPGA IP ንድፍ Example፣ F-Tile DisplayPort፣ DisplayPort፣ FPGA IP Design Example, IP ንድፍ Exampሌ, UG-20347, 709308

ዋቢዎች

• የተጠቃሚ መመሪያ