F-Tile Interlaken Intel FPGA IP ንድፍ Example

ፈጣን ጅምር መመሪያ

የF-Tile Interlaken Intel® FPGA IP ኮር የማስመሰል ሙከራ ቤንች ያቀርባል። የሃርድዌር ንድፍ ለምሳሌampማጠናቀርን እና የሃርድዌር ሙከራን የሚደግፍ በIntel Quartus® Prime Pro Edition ሶፍትዌር ስሪት 21.4 ውስጥ ይገኛል። ንድፍ ሲፈጥሩ example, የመለኪያ አርታዒው በራስ-ሰር ይፈጥራል fileንድፉን ለመምሰል, ለማጠናቀር እና ለመሞከር አስፈላጊ ነው.
የ testbench እና ንድፍ example NRZ እና PAM4 ሁነታን ለF-tile መሳሪያዎች ይደግፋል። F-Tile Interlaken Intel FPGA IP ኮር ንድፍ ያመነጫል examples ለሚከተሉት የሚደገፉ የመንገዶች ብዛት እና የውሂብ ተመኖች ጥምረት።

በአይፒ የሚደገፉ የመስመሮች ብዛት እና የውሂብ ተመኖች ጥምረት
የሚከተሉት ጥምረቶች በIntel Quartus Prime Pro Edition ሶፍትዌር ስሪት 21.3 ውስጥ ይደገፋሉ። ሁሉም ሌሎች ውህዶች ወደፊት በሚመጣው የIntel Quartus Prime Pro እትም ውስጥ ይደገፋሉ።

የመንገዶች ብዛት	የሌይን ፍጥነት (ጂቢበሰ)
	6.25	10.3125	12.5	25.78125	53.125
4	አዎ	–	አዎ	አዎ	–
6	–	–	–	አዎ	አዎ
8	–	–	አዎ	አዎ	–
10	–	–	አዎ	አዎ	–
12	–	አዎ	አዎ	አዎ	–

ምስል 1. ለንድፍ የእድገት ደረጃዎች Example

ማስታወሻ፡- የሃርድዌር ማጠናቀር እና ሙከራ በ Intel Quartus Prime Pro እትም ሶፍትዌር ስሪት 21.4 ውስጥ ይገኛል።
የF-Tile Interlaken Intel FPGA IP ኮር ንድፍ የቀድሞample የሚከተሉትን ባህሪያት ይደግፋል:

• የውስጥ TX ወደ RX ተከታታይ loopback ሁነታ
• ቋሚ መጠን ፓኬቶችን በራስ-ሰር ያመነጫል።
• መሰረታዊ የፓኬት የማጣራት ችሎታዎች
• ለዳግም ሙከራ ዓላማ ንድፉን እንደገና ለማስጀመር የSystem ኮንሶልን የመጠቀም ችሎታ

ምስል 2.የከፍተኛ ደረጃ አግድ ንድፍ

ተዛማጅ መረጃ

• F-Tile Interlaken Intel FPGA IP የተጠቃሚ መመሪያ
• F-Tile Interlaken Intel FPGA IP የመልቀቅ ማስታወሻዎች

የሃርድዌር እና የሶፍትዌር መስፈርቶች

የቀድሞውን ለመፈተሽampንድፍ ፣ የሚከተሉትን ሃርድዌር እና ሶፍትዌሮችን ይጠቀሙ

• Intel Quartus Prime Pro እትም ሶፍትዌር ስሪት 21.3
• የስርዓት ኮንሶል
• የሚደገፍ አስመሳይ፡
  • ሲኖፕሲዎች* ቪሲኤስ*
  • ሲኖፕሲዎች VCS MX
  • Siemens* EDA ModelSim* SE ወይም Questa*

ማስታወሻ፡-  የሃርድዌር ድጋፍ ለንድፍ example በ Intel Quartus Prime Pro Edition ሶፍትዌር ስሪት 21.4 ውስጥ ይገኛል።

ንድፉን በማመንጨት ላይ

ምስል 3. አሰራር

ንድፍ ለማመንጨት እነዚህን ደረጃዎች ይከተሉ example እና testbench:

1. በ Intel Quartus Prime Pro እትም ሶፍትዌር ውስጥ፣ ጠቅ ያድርጉ File ➤ አዲስ የፕሮጀክት ዊዛርድ አዲስ የኢንቴል ኳርተስ ፕራይም ፕሮጄክት ለመፍጠር ወይም ጠቅ ያድርጉ File ➤የኢንቴል ኳርተስ ፕራይም ፕሮጄክት ለመክፈት ፕሮጄክት ይክፈቱ። ጠንቋዩ መሣሪያን እንዲገልጹ ይጠይቅዎታል።
2. የመሣሪያውን ቤተሰብ አጊሊክስ ይግለጹ እና ለንድፍዎ መሣሪያን ከF-Tile ጋር ይምረጡ።
3. በአይፒ ካታሎግ ውስጥ F-Tile Interlaken Intel FPGA IP ያግኙ እና ሁለቴ ጠቅ ያድርጉ። አዲሱ የአይፒ ተለዋጭ መስኮት ይታያል።
4. የከፍተኛ ደረጃ ስም ይግለጹ ለእርስዎ ብጁ IP ልዩነት. የመለኪያ አርታዒው የአይፒ ልዩነት ቅንብሮችን ያስቀምጣል። file የሚል ስያሜ ተሰጥቶታል። .አይ.ፒ.
5. እሺን ጠቅ ያድርጉ። የመለኪያ አርታዒው ይታያል.

ምስል 4. ዘፀample ንድፍ ትር

6. በአይፒ ትሩ ላይ ለአይፒ ኮር ልዩነትዎ መለኪያዎችን ይግለጹ።
7. በኤክስample Design tab, testbench ለማመንጨት የ Simulation የሚለውን ይምረጡ.
ማስታወሻ፡ የመዋሃድ አማራጭ ለሃርድዌር example design፣ በ Intel Quartus Prime Pro Edition ሶፍትዌር ስሪት 21.4 ውስጥ ይገኛል።
8. ለመነጨ HDL ቅርጸት ሁለቱም Verilog እና VHDL አማራጭ አሉ።
9. ፍጠርን ጠቅ ያድርጉ Example ንድፍ. የ ምረጥ Example ንድፍ ማውጫ መስኮት ይታያል.
10. ንድፍ መቀየር ከፈለጉ example directory ዱካ ወይም ከሚታየው ነባሪዎች ስም (ilk_f_0_example_design)፣ ወደ አዲሱ መንገድ ያስሱ እና አዲሱን ንድፍ ይተይቡ የቀድሞample ማውጫ ስም.
11. እሺን ጠቅ ያድርጉ.

ማስታወሻ፡- በF-Tile Interlaken Intel FPGA IP ንድፍ ውስጥ የቀድሞample, አንድ SystemPLL በራስ-ሰር በቅጽበት ነው, እና F-Tile Interlaken ኢንቴል FPGA IP ኮር ጋር የተገናኘ ነው. በንድፍ ውስጥ ያለው የSystemPLL ተዋረድ መንገድampለ:

example_design.test_env_inst.test_dut.dut.pll

በንድፍ ውስጥ ያለው SystemPLLample ከትራንስሲቨር ጋር ተመሳሳይ የሆነ 156.26 ሜኸ ማጣቀሻ ሰዓት ይጋራል።

ማውጫ መዋቅር

የ F-Tile Interlaken Intel FPGA IP ኮር የሚከተሉትን ያመነጫል files ለ ንድፍ exampላይ:
ምስል 5. የማውጫ መዋቅር

ሠንጠረዥ 2. የሃርድዌር ዲዛይን Example File መግለጫዎች
እነዚህ files ውስጥ ናቸውample_installation_dir>/ilk_f_0_example_design ማውጫ።

File ስሞች	መግለጫ
example_design.qpf	Intel Quartus Prime ፕሮጀክት file.
example_design.qsf	Intel Quartus Prime የፕሮጀክት ቅንብሮች file
example_design.sdc jtag_time_template.sdc	ሲኖፕሲዎች የንድፍ ገደብ file. ለእራስዎ ንድፍ መገልበጥ እና ማስተካከል ይችላሉ.
sysconsole_testbench.tcl	ዋና file የስርዓት ኮንሶልን ለመድረስ

ማስታወሻ፡- የሃርድዌር ድጋፍ ለንድፍ example በ Intel Quartus Prime Pro Edition ሶፍትዌር ስሪት 21.4 ውስጥ ይገኛል።

ሠንጠረዥ 3. Testbench File መግለጫ

ይህ file ውስጥ ነው።ample_installation_dir>/ilk_f_0_example_design/ ለምሳሌample_design/rtl ማውጫ።

File ስም	መግለጫ
ከፍተኛ_tb.sv	ከፍተኛ-ደረጃ testbench file.

ሠንጠረዥ 4. Testbench ስክሪፕቶች

እነዚህ files ውስጥ ናቸውample_installation_dir>/ilk_f_0_example_design/ ለምሳሌample_design / testbench ማውጫ

File ስም	መግለጫ
አሂድ_vcs.sh	የሙከራ ወንበሩን ለማስኬድ የሲኖፕሲው ቪሲኤስ ስክሪፕት።
አሂድ_vcsmx.sh	የሙከራ ወንበሩን ለማስኬድ የሲኖፕሲው VCS MX ስክሪፕት።
run_mentor.tcl	የሙከራ ቤንች ለማሄድ የ Siemens EDA ModelSim SE ወይም Questa ስክሪፕት።

ዲዛይኑን ማስመሰል Example Testbench

ምስል 6. የአሰራር ሂደት

የሙከራ ወንበሩን ለማስመሰል እነዚህን ደረጃዎች ይከተሉ፡-

1. በትዕዛዝ መጠየቂያው ላይ ወደ testbench simulation ማውጫ ይቀይሩ። ማውጫው መንገድ ነው።ample_installation_dir>/ ለምሳሌample_design/ testbench.
2. ለመረጡት የሚደገፍ ሲሙሌተር የማስመሰል ስክሪፕቱን ያሂዱ። ስክሪፕቱ በሲሙሌተሩ ውስጥ ያለውን የሙከራ ቤንች ያጠናቅራል እና ያስኬዳል። ማስመሰል ከተጠናቀቀ በኋላ የ SOP እና EOP ቆጠራዎች እንደሚዛመዱ ስክሪፕትዎ ማረጋገጥ አለበት።

ሠንጠረዥ 5. ማስመሰልን ለማስኬድ ደረጃዎች

አስመሳይ	መመሪያዎች
ቪሲኤስ	በትእዛዝ መስመር ውስጥ የሚከተለውን ይተይቡ   sh run_vcs.sh
ቪሲኤስ ኤምኤክስ	በትእዛዝ መስመር ውስጥ የሚከተለውን ይተይቡ   sh run_vcsmx.sh
ሞዴል ሲም SE ወይም Questa	በትእዛዝ መስመር ውስጥ የሚከተለውን ይተይቡ   vsim -do run_mentor.tcl የሞዴል ሲም GUI ን ሳያመጡ ማስመሰል ከመረጡ፣ ይተይቡ፡   vsim -c -do run_mentor.tcl

3. ውጤቱን ይተንትኑ. የተሳካ ማስመሰል ፓኬቶችን ይልካል እና ይቀበላል እና “Test PASSED”ን ያሳያል።

የዲዛይኑ የ testbench exampየሚከተሉትን ተግባራት ያጠናቅቃል-

• የF-Tile Interlaken Intel FPGA IP ኮርን ያፋጥናል።
• የPHY ሁኔታን ያትማል።
• የሜታፍራም ማመሳሰልን (SYNC_LOCK) እና የቃል (ማገድ) ወሰኖችን (WORD_LOCK) ይፈትሻል።
• ነጠላ መስመሮች ተቆልፈው እስኪሰለፉ ይጠብቃል።
• ፓኬቶችን ማስተላለፍ ይጀምራል.
• የፓኬት ስታቲስቲክስን ይፈትሻል፡
  • CRC24 ስህተቶች
  • SOPs
  • ኢኦፒዎች

የሚከተሉት sample ውፅዓት የተሳካ የማስመሰል ሙከራን ያሳያል፡-

ንድፉን በማጠናቀር ላይ Example

1. የቀድሞውን ያረጋግጡampየንድፍ ማመንጨት ተጠናቅቋል.
2. በIntel Quartus Prime Pro እትም ሶፍትዌር ውስጥ የIntel Quartus Prime ፕሮጄክትን ይክፈቱample_installation_dir>/ ለምሳሌample_design.qpf>።
3. በማቀነባበሪያ ምናሌው ላይ ጀምር ማጠናቀርን ጠቅ ያድርጉ።

ንድፍ Exampመግለጫ

ንድፍ example የኢንተርላከን IP ኮር ተግባራትን ያሳያል።

ንድፍ Example ክፍሎች

የቀድሞample ንድፍ የስርዓት እና የ PLL ማጣቀሻ ሰዓቶችን እና አስፈላጊ የንድፍ ክፍሎችን ያገናኛል. የቀድሞample ንድፍ የአይፒ ኮርን በውስጣዊ loopback ሁነታ ያዋቅራል እና በአይፒ ኮር TX የተጠቃሚ ውሂብ ማስተላለፊያ በይነገጽ ላይ ፓኬቶችን ያመነጫል። የአይፒ ኮር እነዚህን እሽጎች በውስጣዊ የሎፕባክ መንገድ በትራንስሲቨር በኩል ይልካል።
የአይፒ ኮር ተቀባይ በ loopback ዱካ ላይ ያሉትን እሽጎች ከተቀበለ በኋላ የኢንተርላከን ፓኬጆችን ያስኬዳል እና በ RX የተጠቃሚ ውሂብ ማስተላለፊያ በይነገጽ ላይ ያስተላልፋል። የቀድሞample ንድፍ ፓኬጆቹ የተቀበሉት እና የሚተላለፉ መሆናቸውን ያረጋግጣል።
የF-Tile Interlaken Intel IP ንድፍ የቀድሞample የሚከተሉትን አካላት ያካትታል:

1. F-Tile Interlaken Intel FPGA IP ኮር
2. ፓኬት ጀነሬተር እና ፓኬት ፈታሽ
3. F-Tile Reference እና System PLL ሰዓቶች ኢንቴል FPGA IP ኮር

የበይነገጽ ምልክቶች

ሠንጠረዥ 6. ንድፍ Exampየ በይነገጽ ምልክቶች

የወደብ ስም	አቅጣጫ	ስፋት (ቢት)	መግለጫ
mgmt_clk	ግቤት	1	የስርዓት ሰዓት ግቤት። የሰዓት ድግግሞሽ 100 ሜኸር መሆን አለበት።
pll_ref_clk	ግቤት	1	አስተላላፊ የማጣቀሻ ሰዓት. RX CDR PLLን ያንቀሳቅሳል።
rx_pin	ግቤት	የመንገዶች ብዛት	የተቀባዩ የSERDES ውሂብ ፒን
tx_pin	ውፅዓት	የመንገዶች ብዛት	የ SERDES ውሂብ ፒን ያስተላልፉ።
rx_pin_n(1)	ግቤት	የመንገዶች ብዛት	የተቀባዩ የSERDES ውሂብ ፒን
tx_pin_n(1)	ውፅዓት	የመንገዶች ብዛት	የ SERDES ውሂብ ፒን ያስተላልፉ።
ማክ_clk_pll_ማጣቀሻ	ግቤት	1	ይህ ምልክት በPLL መመራት አለበት እና pll_ref_clkን የሚነዳውን የሰዓት ምንጭ መጠቀም አለበት። ይህ ምልክት በ PAM4 ሁነታ የመሳሪያ ልዩነቶች ውስጥ ብቻ ይገኛል.
usr_pb_reset_n	ግቤት	1	የስርዓት ዳግም ማስጀመር

(1) በPAM4 ልዩነቶች ብቻ ይገኛል።

ኢንቴል ኮርፖሬሽን. መብቱ በህግ የተጠበቀ ነው. ኢንቴል፣ የኢንቴል አርማ እና ሌሎች የኢንቴል ምልክቶች የኢንቴል ኮርፖሬሽን ወይም የስርጭቱ የንግድ ምልክቶች ናቸው። ኢንቴል የኤፍፒጂኤ እና ሴሚኮንዳክተር ምርቶቹን በIntel መደበኛ ዋስትና መሰረት ለአሁኑ ዝርዝር መግለጫዎች ዋስትና ይሰጣል፣ነገር ግን በማናቸውም ምርቶች እና አገልግሎቶች ላይ ያለማሳወቂያ በማንኛውም ጊዜ ለውጦችን የማድረግ መብቱ የተጠበቀ ነው። ኢንቴል በዚህ ውስጥ የተገለጸውን ማንኛውንም መረጃ፣ ምርት ወይም አገልግሎት ከመተግበሩ ወይም ከመጠቀሙ የተነሳ ምንም አይነት ሃላፊነት ወይም ተጠያቂነት አይወስድም። የኢንቴል ደንበኞች በማናቸውም የታተመ መረጃ ላይ ከመታመንዎ በፊት እና ለምርቶች ወይም አገልግሎቶች ትእዛዝ ከማስቀመጥዎ በፊት የቅርብ ጊዜውን የመሳሪያ ዝርዝሮችን እንዲያገኙ ይመከራሉ።
*ሌሎች ስሞች እና የንግድ ምልክቶች እንደሌሎች ንብረት ሊጠየቁ ይችላሉ።

ካርታ ይመዝገቡ

ማስታወሻ፡-

• ንድፍ Exampየመመዝገቢያ አድራሻ የሚጀምረው በ0x20** ሲሆን የኢንተርላከን IP ኮር መመዝገቢያ አድራሻ በ0x10** ይጀምራል።
• የF-tile PHY መመዝገቢያ አድራሻ በ0x30** ይጀምራል የF-tile FEC መመዝገቢያ አድራሻ በ0x40** ይጀምራል። የFEC ምዝገባ በPAM4 ሁነታ ብቻ ይገኛል።
• የመዳረሻ ኮድ፡ RO—ተነባቢ ብቻ፣ እና RW— አንብብ/ጻፍ።
• የስርዓት ኮንሶል ዲዛይኑን ያነባል example ይመዘግባል እና የፈተናውን ሁኔታ በስክሪኑ ላይ ያሳውቃል።

ሠንጠረዥ 7. ንድፍ Exampካርታ ይመዝገቡ

ማካካሻ	ስም	መዳረሻ	መግለጫ
8፡00፡	የተያዘ
8፡01፡	የተያዘ
8፡02፡	የስርዓት PLL ዳግም ማስጀመር	RO	የሚከተሉት ቢትስ የስርዓት PLL ዳግም ማስጀመር ጥያቄን ያመለክታሉ እና ዋጋን ማንቃት፡ • ቢት [0] - sys_pll_rst_req • ቢት [1] - sys_pll_rst_en
8፡03፡	RX መስመር የተሰለፈ	RO	የ RX መስመር መስመርን ያመለክታል።
8፡04፡	WORD ተቆልፏል	RO	[NUM_LANES–1:0] - ቃል (ማገድ) ድንበር መለየት።
8፡05፡	ማመሳሰል ተቆልፏል	RO	[NUM_LANES–1:0] – የሜታፍራም ማመሳሰል።
8'h06 - 8'h09	CRC32 የስህተት ብዛት	RO	የCRC32 ስህተት ቆጠራን ያሳያል።
8'h0A	CRC24 የስህተት ብዛት	RO	የCRC24 ስህተት ቆጠራን ያሳያል።
8'h0B	የትርፍ ፍሰት/ የውሃ ፍሰት ምልክት	RO	የሚከተሉት ነጥቦች ያመለክታሉ: • ቢት [3] - TX የውሃ ውስጥ ምልክት • ቢት [2] - TX የትርፍ ፍሰት ምልክት • ቢት [1] - RX የትርፍ ፍሰት ምልክት
8'ሰ0ሲ	የ SOP ብዛት	RO	የ SOP ቁጥርን ያመለክታል.
8'h0D	የ EOP ብዛት	RO	የ EOP ቁጥርን ያመለክታል
8'h0E	የስህተት ብዛት	RO	የሚከተሉትን ስህተቶች ብዛት ያሳያል: • የሌይን አሰላለፍ ማጣት • ህገወጥ ቁጥጥር ቃል • ሕገወጥ የፍሬም ንድፍ • የ SOP ወይም EOP አመልካች ይጎድላል
8'ሰ0 ኤፍ	ዳታ_ሚሜ_ክሊክ ላክ	RW	የጄነሬተር ሲግናልን ለማንቃት 1 ለቢት [0] ይፃፉ።
8፡10፡	የፍተሻ ስህተት		የአመልካች ስህተትን ያሳያል። (የኤስኦፒ ውሂብ ስህተት፣ የሰርጥ ቁጥር ስህተት እና የ PLD ውሂብ ስህተት)
8፡11፡	የስርዓት PLL መቆለፊያ	RO	ቢት [0] የ PLL መቆለፊያን ያመለክታል።
8፡14፡	TX SOP ቆጠራ	RO	በፓኬት ጀነሬተር የተፈጠረውን የ SOP ቁጥር ያሳያል።
8፡15፡	TX EOP ብዛት	RO	በፓኬት ጀነሬተር የተፈጠረውን የኢኦፒ ቁጥር ያሳያል።
8፡16፡	ቀጣይነት ያለው ፓኬት	RW	ቀጣይነት ያለው ፓኬት ለማንቃት 1 ለቢት [0] ይፃፉ።
ቀጠለ…

ማካካሻ	ስም	መዳረሻ	መግለጫ
8፡39፡	የ ECC ስህተት ቆጠራ	RO	የ ECC ስህተቶችን ቁጥር ያሳያል።
8፡40፡	ECC የተስተካከለ የስህተት ብዛት	RO	የተስተካከሉ የኢሲሲ ስህተቶችን ቁጥር ያሳያል።
8፡50፡	tile_tx_rst_n	WO	ሰድር ለTX ወደ SRC ዳግም ማስጀመር።
8፡51፡	tile_rx_rst_n	WO	ሰድር ለ RX ወደ SRC ዳግም ማስጀመር።
8፡52፡	tile_tx_የመጀመሪያው_አክ_n	RO	የሰድር ዳግም ማስጀመር ከSRC ለTX እውቅና ሰጠ።
8፡53፡	tile_rx_rst_ack_n	RO	የሰድር ዳግም ማስጀመር እውቅና ከSRC ለ RX።

ዳግም አስጀምር

በF-Tile Interlaken Intel FPGA IP ኮር ውስጥ፣ ዳግም ማስጀመርን (reset_n=0) አስጀምረው የአይፒ ኮር ዳግም ማስጀመሪያ እውቅና (reset_ack_n=0) እስኪመልስ ድረስ ይያዙ። ዳግም ማስጀመር ከተወገደ በኋላ (reset_n=1)፣ የዳግም ማስጀመሪያ እውቅና ወደ መጀመሪያው ሁኔታው ​​ይመለሳል
(reset_ack_n=1)። በንድፍ ውስጥ example፣ የrst_ack_sticky መዝገብ የዳግም ማስጀመሪያ እውቅና ማረጋገጫን ይይዛል እና ከዚያ የዳግም ማስጀመሪያውን መወገድ ያነሳሳል (reset_n=1)። የንድፍ ፍላጎቶችዎን የሚያሟሉ አማራጭ ዘዴዎችን መጠቀም ይችላሉ.

ጠቃሚ፡- የውስጣዊው ተከታታይ ምልልስ በሚያስፈልግበት በማንኛውም ሁኔታ፣ TX እና RX የF-tile ለየብቻ በተወሰነ ቅደም ተከተል መልቀቅ አለቦት። ለበለጠ መረጃ የስርዓት ኮንሶል ስክሪፕቱን ይመልከቱ።

ምስል 7. ቅደም ተከተል በ NRZ ሁነታ ዳግም ያስጀምሩ

ምስል 8. ቅደም ተከተል በ PAM4 ሁነታ ዳግም ያስጀምሩ

F-Tile Interlaken Intel FPGA IP ንድፍ Example የተጠቃሚ መመሪያ መዛግብት

የአይፒ ኮር ስሪት ካልተዘረዘረ፣ ለቀዳሚው የአይፒ ኮር ስሪት የተጠቃሚ መመሪያ ተግባራዊ ይሆናል።

ኢንቴል ኳርትስ ዋና ስሪት	የአይፒ ኮር ስሪት	የተጠቃሚ መመሪያ
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP ንድፍ Example የተጠቃሚ መመሪያ

የሰነድ ክለሳ ታሪክ ለF-Tile Interlaken Intel FPGA IP Design Example የተጠቃሚ መመሪያ

የሰነድ ሥሪት	ኢንቴል ኳርትስ ዋና ስሪት	የአይፒ ስሪት	ለውጦች
2021.10.04	21.3	3.0.0	• ለአዲስ ሌይን ተመን ጥምር ድጋፍ ታክሏል። ለበለጠ መረጃ፡ ይመልከቱ ሠንጠረዥ፡ በአይፒ የሚደገፉ የሌኖች ብዛት እና የውሂብ መጠን ጥምር. • የሚደገፈውን የማስመሰያ ዝርዝር በክፍል አዘምኗል፡- የሃርድዌር እና የሶፍትዌር መስፈርቶች. • በክፍል ውስጥ አዲስ ዳግም ማስጀመሪያ መዝገቦች ታክለዋል፡ ካርታ ይመዝገቡ.
2021.06.21	21.2	2.0.0	የመጀመሪያ ልቀት

ሰነዶች / መርጃዎች

intel F-Tile Interlaken Intel FPGA IP ንድፍ Example [pdf] የተጠቃሚ መመሪያ F-Tile Interlaken Intel FPGA IP ንድፍ Example፣ F-Tile፣ Interlaken Intel FPGA IP Design Example, Intel FPGA IP ንድፍ Example, IP ንድፍ Example, ንድፍ Example

ዋቢዎች

• የተጠቃሚ መመሪያ