ዝቅተኛ መዘግየት ኢ-ሰድር 40G ኢተርኔት ኢንቴል FPGA IP ንድፍ Example
ፈጣን ጅምር መመሪያ
ዝቅተኛው Latency E-Tile 40G Ethernet Intel® FPGA IP ኮር የማስመሰል የሙከራ ቤንች እና የሃርድዌር ዲዛይን የቀድሞ ያቀርባልampማጠናቀር እና የሃርድዌር ሙከራን የሚደግፍ። ንድፍ ሲፈጥሩ example፣ የIntel Quartus® Prime IP ፓራሜትር አርታዒ በራስ ሰር ይፈጥራል fileንድፉን በሃርድዌር ውስጥ ለማስመሰል፣ ለማጠናቀር እና ለመሞከር አስፈላጊ ነው። በተጨማሪም፣ የተቀናበረውን የሃርድዌር ንድፍ ወደ ኢንቴል መሳሪያ-ተኮር ማጎልበቻ ኪት ለኢንተርኦፕሬሽን ሙከራ ማውረድ ይችላሉ። የኢንቴል FPGA አይፒ እንዲሁ የቅንብር-ብቻ የቀድሞን ያካትታልampየአይፒ ኮር አካባቢን እና ጊዜን በፍጥነት ለመገመት ሊጠቀሙበት የሚችሉትን ፕሮጀክት። ዝቅተኛው Latency E-Tile 40G ኢተርኔት ኢንቴል FPGA IP ንድፍን ይደግፋልampሰፋ ያለ ልኬቶች ያለው le ትውልድ። ይሁን እንጂ ንድፍ exampዝቅተኛ Latency E-Tile 40G ኢተርኔት ኢንቴል FPGA IP ኮር ሁሉንም ሊሆኑ የሚችሉ መለኪያዎችን አይሸፍኑም።
ለዲዛይኑ የእድገት ደረጃዎች Example
ተዛማጅ መረጃ
- ዝቅተኛ መዘግየት ኢ-ሰድር 40G ኢተርኔት ኢንቴል FPGA IP የተጠቃሚ መመሪያ
በዝቅተኛ Latency E-Tile 40G Ethernet IP ላይ ዝርዝር መረጃ ለማግኘት። - ዝቅተኛ የቆይታ ጊዜ ኢ-ሰድር 40G ኢተርኔት ኢንቴል FPGA አይፒ የልቀት ማስታወሻዎች
የአይፒ ልቀት ማስታወሻዎች በአንድ የተወሰነ ልቀት ውስጥ የአይፒ ለውጦችን ይዘረዝራል።
ንድፍ በማመንጨት ላይ Example
አሰራር
ኢንቴል ኮርፖሬሽን. መብቱ በህግ የተጠበቀ ነው. ኢንቴል፣ የኢንቴል አርማ እና ሌሎች የኢንቴል ምልክቶች የኢንቴል ኮርፖሬሽን ወይም የስርጭቱ የንግድ ምልክቶች ናቸው። ኢንቴል የኤፍፒጂኤ እና ሴሚኮንዳክተር ምርቶቹን በIntel መደበኛ ዋስትና መሰረት ለአሁኑ ዝርዝር መግለጫዎች ዋስትና ይሰጣል፣ነገር ግን በማናቸውም ምርቶች እና አገልግሎቶች ላይ ያለማሳወቂያ በማንኛውም ጊዜ ለውጦችን የማድረግ መብቱ የተጠበቀ ነው። ኢንቴል በዚህ ውስጥ የተገለጸውን ማንኛውንም መረጃ፣ ምርት ወይም አገልግሎት ከመተግበሩ ወይም ከመጠቀሙ የተነሳ ምንም አይነት ሃላፊነት ወይም ተጠያቂነት አይወስድም። የኢንቴል ደንበኞች በማናቸውም የታተመ መረጃ ላይ ከመታመንዎ በፊት እና ለምርቶች ወይም አገልግሎቶች ትዕዛዝ ከማቅረባቸው በፊት የቅርብ ጊዜውን የመሳሪያ ዝርዝር መግለጫዎችን እንዲያገኙ ይመከራሉ። ሌሎች ስሞች እና የንግድ ምልክቶች እንደ ሌሎች ንብረት ሊጠየቁ ይችላሉ።
Exampየንድፍ ታብ በዝቅተኛ መዘግየት E-Tile 40G ኢተርኔት ፓራሜትር አርታዒ
የቀድሞ ንድፍ ለማውጣት Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit የሚለውን ይምረጡample ለ Intel Stratix® 10 መሳሪያዎች. ንድፍ ለማመንጨት Agilex F-Series Transceiver-SoC Development Kit የሚለውን ይምረጡample ለ Intel Agilex™ መሳሪያዎች።
የሃርድዌር ንድፍ ለማመንጨት እነዚህን ደረጃዎች ይከተሉample እና testbench:
- በ Intel Quartus Prime Pro እትም ሶፍትዌር ውስጥ፣ ጠቅ ያድርጉ File ➤ አዲስ የፕሮጀክት አዋቂ
አዲስ የኢንቴል ኳርትስ ፕራይም ፕሮጄክት ለመፍጠር ወይም File ➤የኢንቴል ኳርተስ ፕራይም ሶፍትዌር ፕሮጄክት ለመክፈት ፕሮጄክት ይክፈቱ። ጠንቋዩ መሣሪያን እና ቤተሰብን እንዲገልጹ ይጠይቅዎታል።
ማስታወሻ: ዲዛይኑ የቀድሞample ምርጫውን በታለመው ሰሌዳ ላይ ባለው መሳሪያ ይተካዋል። የዒላማ ሰሌዳውን ከዲዛይን ዝርዝር ውስጥ ይገልጻሉ exampበ Example ንድፍ ትር (ደረጃ 8). - በአይፒ ካታሎግ ውስጥ Low Latency E-Tile 40G Ethernet Intel FPGA IP ን ይፈልጉ እና ይምረጡ። አዲሱ የአይፒ ልዩነት መስኮት ይታያል.
- ለእርስዎ ብጁ የአይፒ ልዩነት የከፍተኛ ደረጃ ስም ይግለጹ። የIntel Quartus Prime IP ፓራሜትር አርታዒ የአይፒ ልዩነት ቅንብሮችን ያስቀምጣል። file የሚል ስያሜ ተሰጥቶታል። .አይ.ፒ.
- እሺን ጠቅ ያድርጉ። የአይፒ መለኪያ አርታዒው ይታያል.
- በአይፒ ትሩ ላይ የእርስዎን የአይፒ ዋና ልዩነት መለኪያዎችን ይግለጹ።
ማስታወሻዝቅተኛው Latency E-Tile 40G Ethernet Intel FPGA IP ንድፍ ምሳሌample በትክክል አይመስልም እና ከሚከተሉት መለኪያዎች ውስጥ አንዱን ከገለጹ በትክክል አይሰራም።- የበራ መግቢያ ማለፊያን አንቃ
- ዝግጁ መዘግየት ወደ 3 እሴት ተቀናብሯል።
- TX CRC ማስገባትን ያንቁ ጠፍቷል
- በኤክስample Design tab፣ በ Example ንድፍ Fileዎች፣ የሲሙሌሽን አማራጩን የሙከራ ቤንች እንዲያመነጭ ያንቁ እና የቅንጅት-ብቻ እና የሃርድዌር ዲዛይን የቀድሞ ለማመንጨት የSynthesis አማራጭን ይምረጡ።ampሌስ.
ማስታወሻበ Example Design tab፣ በመነጨ HDL ቅርጸት፣ Verilog HDL ብቻ ይገኛል። ይህ አይ ፒ ኮር ቪኤችዲኤልን አይደግፍም። - በዒላማ ልማት ኪት ስር Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit ወይም Agilex F-Series Transceiver-SoC Development Kit የሚለውን ይምረጡ።
ማስታወሻ: የመረጡት የልማት ኪት የመሳሪያውን ምርጫ በደረጃ ይተካል።- Intel Stratix 10 E-tile ዒላማ መሣሪያ 1SG280LU3F50E3VGS1 ነው።
- የIntel Agilex E-tile መሣሪያ ኢላማ AGFB014R24A2E2VR0 ነው።
- Ex Generate ን ጠቅ ያድርጉample ንድፍ አዝራር. ምረጥ Example ንድፍ ማውጫ መስኮት ይታያል.
- ንድፍ መቀየር ከፈለጉ example directory ዱካ ወይም ከሚታየው ነባሪዎች ስም (alt_e40c3_0_example_design)፣ ወደ አዲሱ መንገድ ያስሱ እና አዲሱን ንድፍ ይተይቡ የቀድሞampየ ማውጫ ስም (ample_dir>)።
- እሺን ጠቅ ያድርጉ።
ተዛማጅ መረጃ
- የአይፒ ኮር መለኪያዎች
የእርስዎን አይፒ ኮር ስለማበጀት ተጨማሪ መረጃ ይሰጣል። - Intel Stratix 10 E-Tile TX ሲግናል ኢንተግሪቲ ልማት ኪት
- Intel Agilex F-Series FPGA ልማት ኪት
ንድፍ Example መለኪያዎች
መለኪያዎች በኤክስample ንድፍ ትር
| መለኪያ | መግለጫ |
| ንድፍ ይምረጡ | ይገኛል exampለ IP መለኪያ ቅንጅቶች ንድፎች. ከቅድመ-መጽሐፍት ውስጥ ንድፍ ሲመርጡ, ይህ መስክ የተመረጠውን ንድፍ ያሳያል. |
| Example ንድፍ Files | የ fileለተለያዩ የእድገት ደረጃዎች ማመንጨት.
• ማስመሰል- አስፈላጊውን ያመነጫል fileየቀድሞውን ለማስመሰል sampንድፍ. • ውህደት- ውህደትን ይፈጥራል fileኤስ. እነዚህን ተጠቀም files ንድፉን በ Intel Quartus Prime Pro Edition ሶፍትዌር ለሃርድዌር ሙከራ ለማጠናቀር እና የማይንቀሳቀስ የጊዜ ትንተና ለማካሄድ። |
| ማመንጨት File ቅርጸት | የ RTL ቅርጸት files ለ ማስመሰል-Verilog ወይም VHDL. |
| ቦርድ ይምረጡ | ለዲዛይን ትግበራ የሚደገፍ ሃርድዌር። የኢንቴል ልማት ቦርድን በሚመርጡበት ጊዜ የ የዒላማ መሣሪያ በልማት ኪት ላይ ካለው መሳሪያ ጋር የሚዛመድ ነው።
ይህ ምናሌ ከሌለ ለመረጡት አማራጮች ምንም የሚደገፍ ሰሌዳ የለም። Agilex F-series Transceiver-SoC Development Kit: ይህ አማራጭ ዲዛይኑን ለመፈተሽ ያስችልዎታል example በተመረጠው ኢንቴል FPGA IP ልማት ኪት ላይ። ይህ አማራጭ በራስ-ሰር ይመርጣል የዒላማ መሣሪያ የ AGFB014R24A2E2VR0. የቦርድ ክለሳዎ የተለየ የመሣሪያ ደረጃ ካለው፣ የታለመውን መሣሪያ መቀየር ይችላሉ። |
| ቀጠለ… | |
| መለኪያ | መግለጫ |
| Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit: ይህ አማራጭ ዲዛይኑን ለመፈተሽ ያስችልዎታል example በተመረጠው ኢንቴል FPGA IP ልማት ኪት ላይ። ይህ አማራጭ በራስ-ሰር ይመርጣል የዒላማ መሣሪያ ከ 1ST280EY2F55E2VG. የቦርድ ክለሳዎ የተለየ የመሣሪያ ደረጃ ካለው፣ የታለመውን መሣሪያ መቀየር ይችላሉ።
ምንም: ይህ አማራጭ ለዲዛይን የቀድሞ የሃርድዌር ገጽታዎችን አያካትትምampለ. |
ማውጫ መዋቅር
ዝቅተኛው Latency E-Tile 40G ኢተርኔት IP ኮር ንድፍ ምሳሌample file ማውጫዎች የሚከተሉትን የመነጩ ይይዛሉ files ለ ንድፍ exampለ.
ለፈጠረው ንድፍ ማውጫ መዋቅር Example
- ማስመሰል files (የሙከራ ቤንች ለማስመሰል ብቻ) ይገኛሉample_dir>/ ለምሳሌample_testbench.
- የተቀናበረው-ብቻ የቀድሞample ንድፍ የሚገኘው በ ውስጥ ነውample_dir>/ የማጠናቀር_ሙከራ_ንድፍ።
- የሃርድዌር ውቅር እና ሙከራ files (የሃርድዌር ንድፍ ለምሳሌample) ውስጥ ይገኛሉample_dir>/ሃርድዌር_ፈተና_ንድፍ
ማውጫ እና File መግለጫዎች
| File ስሞች | መግለጫ |
| eth_ex_40g.qpf | Intel Quartus Prime ፕሮጀክት file. |
| eth_ex_40g.qsf | Intel Quartus Prime የፕሮጀክት ቅንብሮች file. |
| ቀጠለ… | |
| File ስሞች | መግለጫ |
| eth_ex_40g.sdc | ሲኖፕሲዎች * የንድፍ ገደቦች file. ይህንን መቅዳት እና ማሻሻል ይችላሉ። file ለራስህ ዝቅተኛ Latency E-Tile 40G Ethernet Intel FPGA IP ንድፍ. |
| eth_ex_40g.srf | Intel Quartus Prime የፕሮጀክት መልእክት ማፈን ህግ file. |
| eth_ex_40g.v | ከፍተኛ-ደረጃ Verilog HDL ንድፍ ምሳሌample file. |
| eth_ex_40g_clock.sdc | ሲኖፕሲዎች የንድፍ ገደቦች file ለሰዓታት. |
| የተለመደ/ | የሃርድዌር ንድፍ ለምሳሌampድጋፍ files. |
| hwtest/main.tcl | ዋና file የስርዓት ኮንሶልን ለመድረስ። |
ዲዛይኑን ማስመሰል Example Testbench
ከትእዛዝ መጠየቂያው የማስመሰል ስክሪፕትን በማሄድ ንድፉን ማጠናቀር እና ማስመሰል ይችላሉ።
- በትዕዛዝ መጠየቂያው ላይ, የስራ ማውጫውን ወደ ቀይርample_dir>/ ለምሳሌample_testbench.
- ለመረጡት የሚደገፍ ሲሙሌተር የማስመሰል ስክሪፕቱን ያሂዱ። ስክሪፕቱ በሲሙሌተሩ ውስጥ ያለውን የሙከራ ቤንች ያጠናቅራል እና ያስኬዳል
ቴስትቤንች ለማስመሰል መመሪያዎች
| አስመሳይ | መመሪያዎች |
| ሞዴል ሲም* | በትእዛዝ መስመር vsim -do run_vsim.do ብለው ይፃፉ።
ModelSim GUI ን ሳታመጡ ማስመሰል ከመረጥክ vsim -c -do run_vsim.do ብለው ይፃፉ። ማስታወሻ፡- የModelSim-AE እና ModelSim-ASE ማስመሰያዎች ይህንን የአይፒ ኮር ማስመሰል አይችሉም። ሌላ የሚደገፍ ModelSim simulator እንደ ሞዴል ሲም SE መጠቀም አለብህ። |
| ቪሲኤስ* | በትእዛዝ መስመር sh run_vcs.sh ብለው ይፃፉ |
| ቪሲኤስ ኤምኤክስ | በትእዛዝ መስመር sh run_vcsmx.sh ብለው ይተይቡ።
ዲዛይኑ Verilog HDL እና System Verilog ከVHDL ጋር ሲይዝ ይህንን ስክሪፕት ይጠቀሙ። |
| NCsim | በትእዛዝ መስመር sh run_ncsim.sh ብለው ይተይቡ |
| Xcelium* | በትእዛዝ መስመር sh run_xcelium.sh ብለው ይፃፉ |
የተሳካ ማስመሰል በሚከተለው መልእክት ያበቃል፡ ማስመሰል አልፏል። ወይም Testbench ተጠናቋል። በተሳካ ሁኔታ ከተጠናቀቀ በኋላ ውጤቱን መተንተን ይችላሉ.
ንድፉን ማጠናቀር እና ማዋቀር Example በሃርድዌር ውስጥ
የኢንቴል ኤፍፒጂኤ አይ ፒ ኮር ፓራሜትር አርታዒ ዲዛይኑን እንዲያጠናቅሩ እና እንዲያዋቅሩ ይፈቅድልዎታል exampለታለመው ልማት ኪት
አንድ ንድፍ ለማጠናቀር እና ለማዋቀር exampበሃርድዌር ላይ የሚከተሉትን ደረጃዎች ይከተሉ
- የIntel Quartus Prime Pro Edition ሶፍትዌር ያስጀምሩ እና ንድፉን ለማጠናቀር ፕሮሰሲንግ ➤ Start Compilation የሚለውን ይምረጡ።
- የ SRAM ነገር ካመነጩ በኋላ file .sof፣ የሃርድዌር ዲዛይን ለማቀድ እነዚህን ደረጃዎች ይከተሉampበ Intel መሳሪያ ላይ:
- መሣሪያዎችን ይምረጡ ➤ ፕሮግራመር።
- በፕሮግራመር ውስጥ የሃርድዌር ማዋቀርን ጠቅ ያድርጉ።
- ፕሮግራሚንግ መሳሪያ ይምረጡ።
- ወደ ኢንቴል ኳርትስ ፕራይም ፕሮ እትም ክፍለ ጊዜ የIntel TX ሰሌዳን ይምረጡ እና ያክሉ።
- ሁነታ ወደ ጄ መዘጋጀቱን ያረጋግጡTAG.
- የኢንቴል መሳሪያውን ይምረጡ እና መሳሪያ አክል የሚለውን ጠቅ ያድርጉ። ፕሮግራመር በቦርድዎ ላይ ባሉ መሳሪያዎች መካከል ያለውን ግንኙነት የማገጃ ዲያግራም ያሳያል።
- ከሶፍዎ ጋር ባለው ረድፍ ላይ ለሶፍ ሳጥኑ ላይ ምልክት ያድርጉ።
- ለ .sof የፕሮግራም/የማዋቀር አማራጭን ያብሩ።
- ጀምርን ጠቅ ያድርጉ።
ተዛማጅ መረጃ
- ለተዋረድ እና ለቡድን-ተኮር ዲዛይን ተጨማሪ ማጠናቀር
- ፕሮግራሚንግ ኢንቴል FPGA መሣሪያዎች
የዒላማ መሣሪያን በሃርድዌር ዲዛይን መለወጥ Example
Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit እንደ ዒላማዎ መሳሪያ ከመረጡት ዝቅተኛ Latency E-Tile 40G Ethernet Intel FPGA IP ኮር የሃርድዌር የቀድሞ ያመነጫልample ንድፍ ለ ዒላማ መሣሪያ 1ST280EY2F55E2VG. Agilex F-Series Transceiver-SoC Development Kit እንደ ዒላማዎ መሣሪያ ከመረጡት ዝቅተኛ Latency E-Tile 40G Ethernet Intel FPGA IP ኮር የሃርድዌር የቀድሞ ያመነጫል.ampለ ዒላማ መሣሪያ AGFB014R24A2E2VR0 ንድፍ። የተገለጸው የዒላማ መሣሪያ በእርስዎ የግንባታ መሣሪያ ላይ ካለው መሣሪያ ሊለያይ ይችላል። በእርስዎ የሃርድዌር ንድፍ ውስጥ የታለመውን መሳሪያ ለመቀየር የቀድሞampየሚከተሉትን ደረጃዎች ይከተሉ
- የIntel Quartus Prime Pro Edition ሶፍትዌርን ያስጀምሩ እና የሃርድዌር ሙከራ ፕሮጄክቱን ይክፈቱ file /ሃርድዌር_ሙከራ_ንድፍ/eth_ex_40g.qpf.
- በምደባ ምናሌው ላይ መሣሪያን ጠቅ ያድርጉ። የመሳሪያው የንግግር ሳጥን ይታያል.
- በመሳሪያው የንግግር ሳጥን ውስጥ በግንባታ ኪትዎ ላይ ካለው የመሣሪያ ክፍል ቁጥር ጋር የሚዛመድ ኢ-ጣር ላይ የተመሰረተ የዒላማ መሣሪያ ሰንጠረዥ ይምረጡ። በ Intel ላይ ያለውን የገንቢ ኪት ማገናኛን ተመልከት webለበለጠ መረጃ ጣቢያ።
- ከታች በስዕሉ ላይ እንደሚታየው መሳሪያ ሲመርጡ ጥያቄ ይመጣል። የመነጩ የፒን ስራዎችን እና የI/O ስራዎችን ለመጠበቅ አይ ምረጥ።
Intel Quartus Prime Prompt ለመሣሪያ ምርጫ
- የንድፍዎን ሙሉ ስብስብ ያከናውኑ።
አሁን ንድፉን በሃርድዌርዎ ላይ መሞከር ይችላሉ።
ተዛማጅ መረጃ
- Intel Stratix 10 E-Tile TX ሲግናል ኢንተግሪቲ ልማት ኪት
- Intel Agilex F-Series FPGA ልማት ኪት
ዝቅተኛ መዘግየት E-Tile 40G Ethernet Intel FPGA IP ዲዛይን በሃርድዌር ውስጥ መሞከር
ዝቅተኛ Latency E-Tile 40G ኢተርኔት ኢንቴል FPGA IP ኮር ዲዛይን ካጠናቀሩ በኋላampለ እና በእርስዎ ኢንቴል መሳሪያ ላይ ያዋቅሩት፣ የአይፒ ኮርን እና የተከተተ ቤተኛ PHY IP core መመዝገቢያዎችን ፕሮግራም ለማድረግ የSystem Consoleን መጠቀም ይችላሉ። የሲስተም ኮንሶሉን ለማብራት እና የሃርድዌር ዲዛይን ለምሳሌampየሚከተሉትን ደረጃዎች ይከተሉ
- በIntel Quartus Prime Pro Edition ሶፍትዌር ውስጥ የሲስተሙን ኮንሶል ለመጀመር Tools ➤ የስርዓት ማረም መሳሪያዎች ➤ System Console የሚለውን ይምረጡ።
- በTcl Console መቃን ውስጥ ማውጫን ወደ /hardware_test_design/hwtest ለመቀየር cd hwtest ብለው ይተይቡ።
- ከጄ ጋር ግንኙነት ለመክፈት ምንጩን main.tcl ይተይቡTAG መምህር።
ተጨማሪ ንድፍ ለምሳሌampየአይፒ ኮር ፕሮግራም ለማዘጋጀት ትዕዛዞች ይገኛሉ፡-
- chkphy_ሁኔታየሰዓት ድግግሞሾችን እና የPHY መቆለፊያ ሁኔታን ያሳያል።
- chkmac_statsበ MAC ስታስቲክስ ቆጣሪዎች ውስጥ ያሉትን ዋጋዎች ያሳያል.
- ሁሉንም_ስታቲስቲክስ_አጽዳ፡ የአይፒ ኮር ስታቲስቲክስ ቆጣሪዎችን ያጸዳል።
- መነሻ_pkt_gen፡ የፓኬት ማመንጫውን ይጀምራል.
- stop_pkt_gen፡ የፓኬት ማመንጫውን ያቆማል.
- sys_reset_digital_analog፡- የስርዓት ዳግም ማስጀመር
- loop_ላይየውስጥ ተከታታይ loopback ያበራል።
- ማዞር የውስጥ ተከታታይ loopback ያጠፋል።
- reg_አንብብ : የአይፒ ኮር መመዝገቢያ ዋጋን በ ላይ ይመልሳል .
- reg_ጻፍ : ይጽፋል በአድራሻ ወደ IP ዋና መዝገብ .
በንድፍ ውስጥ በሃርድዌር መሞከሪያ ክፍል ውስጥ የሙከራ ሂደቱን ይከተሉample እና የሙከራ ውጤቶቹን በSystem Console ውስጥ ይመልከቱ።
ተዛማጅ መረጃ
በስርዓት ኮንሶል ዲዛይኖችን መተንተን እና ማረም
ንድፍ Exampመግለጫ
ኢ-ሰድር ላይ የተመሰረተ 40G የኤተርኔት ንድፍ ምሳሌample ዝቅተኛ Latency E-Tile 40G ኢተርኔት ኢንቴል FPGA IP ኮር ተግባራቱን ያሳያል፣ በE-tile ላይ የተመሰረተ ትራንስሴቨር በይነገጽ ከIEEE 802.3ba መደበኛ CAUI-4 ዝርዝር ጋር የሚያከብር። ንድፉን ከኤክስampዝቅተኛ Latency E-Tile 40G ኢተርኔት ኢንቴል FPGA IP ፓራሜትር አርታዒ ውስጥ የንድፍ ትር።
ንድፍ ለማመንጨት exampበመጨረሻው ምርትዎ ላይ ለማመንጨት ላሰቡት የአይፒ ኮር ልዩነት መጀመሪያ የመለኪያ እሴቶችን ማዘጋጀት አለብዎት። ንድፍ ማመንጨት example የአይፒ ኮር ቅጂ ይፈጥራል; የ testbench እና ሃርድዌር ንድፍ exampይህንን ልዩነት እንደ DUT ይጠቀሙ። ለDUT የመለኪያ እሴቶቹን በመጨረሻው ምርትዎ ውስጥ ካሉት የመለኪያ እሴቶች ጋር እንዲዛመድ ካላስቀመጡ፣ ዲዛይኑ የቀድሞampእርስዎ ያመነጩት ያሰቡትን የአይፒ ዋና ልዩነት አይጠቀምም።
ማስታወሻ፡-
የ testbench የአይፒ ኮር መሰረታዊ ሙከራን ያሳያል። ሙሉ የማረጋገጫ አካባቢን ለመተካት የታሰበ አይደለም። የራስዎን ዝቅተኛ Latency E-Tile 40G ኢተርኔት ኢንቴል FPGA IP ዲዛይን በሲሙሌሽን እና በሃርድዌር የበለጠ ሰፊ ማረጋገጫ ማከናወን አለቦት።
ባህሪያት
- Intel Stratix 40 ወይም Intel Agilex መሳሪያን በመጠቀም 10G ኤተርኔት ማክ/ፒሲኤስ IP ኮር ለኢ-ቲል ትራንስሴቨር ይደግፋል።
- የቅድሚያ ማለፊያ እና አገናኝ ስልጠናን ይደግፋል።
- ንድፍ ያመነጫል example ከ MAC ስታቲስቲክስ ቆጣሪዎች ባህሪ ጋር።
- testbench እና የማስመሰል ስክሪፕት ያቀርባል።
የሃርድዌር እና የሶፍትዌር መስፈርቶች
የቀድሞውን ለመፈተሽampንድፍ ፣ የሚከተሉትን ሃርድዌር እና ሶፍትዌሮችን ይጠቀሙ
- Intel Quartus Prime Pro እትም ሶፍትዌር
- የስርዓት ኮንሶል
- ModelSim፣ VCS፣ VCS MX፣ NCSim፣ ወይም Xcelium Simulator
- Intel Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit ወይም Intel Agilex F-Series Transceiver-SoC Development Kit
ተግባራዊ መግለጫ
ይህ ክፍል የ 40G ኤተርኔት ማክ/ፒሲኤስ IP ኮርን የኢንቴል መሳሪያን በኢ-ቲል ላይ የተመሰረተ ትራንሴቨርን በመጠቀም ይገልጻል። በማስተላለፊያው አቅጣጫ፣ MAC የደንበኛ ፍሬሞችን ይቀበላል እና የኢንተር ፓኬት ክፍተት (IPG)፣ መግቢያ፣ የፍሬም ገዳቢ ጅምር (ኤስኤፍዲ)፣ ፓዲንግ እና CRC ቢትስ ወደ PHY ከማስተላለፉ በፊት ያስገባል። PHY በመገናኛ ብዙኃን እስከ የርቀት ጫፍ ድረስ አስተማማኝ ስርጭት እንደ አስፈላጊነቱ የ MAC ፍሬሙን ኮድ ያደርገዋል። በተቀባይ አቅጣጫ፣ PHY ፍሬሞችን ወደ MAC ያስተላልፋል። ማክ ከPHY ፍሬሞችን ይቀበላል፣ ቼኮችን ያከናውናል፣ CRCን፣ preamble እና SFDን ነቅሎ የቀረውን ፍሬም ለደንበኛው ያስተላልፋል።
ማስመሰል
የሙከራ ወንበሩ ትራፊክን በአይፒ ኮር በኩል ይልካል ፣ የማስተላለፊያውን ጎን በመለማመድ እና የአይፒ ኮር ጎን ይቀበላል።
ዝቅተኛ መዘግየት ኢ-ሰድር 40G የኤተርኔት ንድፍ Example Block ዲያግራም
የማስመሰል ንድፍ ለምሳሌampከፍተኛ-ደረጃ ፈተና file መሰረታዊ_avl_tb_top.sv ነው። ይህ file ለPHY 156.25Mhz የሆነ የሰዓት ማመሳከሪያ clk_ref ያቀርባል። 10 ፓኬጆችን የመላክ እና የመቀበል ተግባር ያካትታል።
ዝቅተኛ Latency E-Tile 40G Ethernet Core Testbench File መግለጫዎች
| File ስሞች | መግለጫ |
| Testbench እና ማስመሰል Files | |
| መሰረታዊ_avl_tb_top.sv | ከፍተኛ-ደረጃ testbench file. የሙከራ ወንበሩ DUT ን ያፋጥናል እና ፓኬቶችን ለማምረት እና ለመቀበል የVerilog HDL ተግባራትን ያካሂዳል። |
| መሰረታዊ_avl_tb_top_nc.sv | ከፍተኛ-ደረጃ testbench file ከ NCSim አስመሳይ ጋር ተኳሃኝ. |
| መሰረታዊ_avl_tb_top_msim.sv | ከፍተኛ-ደረጃ testbench file ከModelSim simulator ጋር ተኳሃኝ. |
| Testbench ስክሪፕቶች | |
| አሂድ_vsim.do | የሙከራ ቤንች ለማሄድ የ Mentor Graphics* ModelSim ስክሪፕት። |
| አሂድ_vcs.sh | የሙከራ ወንበሩን ለማስኬድ የሲኖፕሲው ቪሲኤስ ስክሪፕት። |
| ቀጠለ… | |
| File ስሞች | መግለጫ |
| አሂድ_vcsmx.sh | የሙከራ ቤንችውን ለማስኬድ የሲኖፕሲው VCS MX ስክሪፕት (Verilog HDL እና System Verilog ከVHDL ጋር የተጣመረ)። |
| አሂድ_ncsim.sh | የሙከራ ቤንች ለማሄድ የ Cadence NCSim ስክሪፕት። |
| አሂድ_xcelium.sh | የሙከራ ቤንች ለማሄድ የ Cadence Xcelium ስክሪፕት። |
የተሳካው የሙከራ አሂድ የሚከተለውን ባህሪ የሚያረጋግጥ ውጤት ያሳያል፡-
- RX ሰዓት እስኪረጋጋ ድረስ በመጠበቅ ላይ
- የPHY ሁኔታን በማተም ላይ
- 10 ፓኬጆችን በመላክ ላይ
- 10 ፓኬቶችን በመቀበል ላይ
- "Testbench ተጠናቋል" በማሳየት ላይ።
የሚከተሉት sample ውፅዓት የተሳካ የማስመሰል ሙከራን ያሳያል፡-
- #RX አሰላለፍ በመጠበቅ ላይ
- #RX ዴስኬው ተቆልፏል
- #RX ሌይን አሰላለፍ ተቆልፏል
- #TX ነቅቷል።
- #**** ፓኬት 1 በመላክ ላይ…
- #**** ፓኬት 2 በመላክ ላይ…
- #**** ፓኬት 3 በመላክ ላይ…
- #**** ፓኬት 4 በመላክ ላይ…
- #**** ፓኬት 5 በመላክ ላይ…
- #**** ፓኬት 6 በመላክ ላይ…
- #**** ፓኬት 7 በመላክ ላይ…
- #**** የተቀበለው ፓኬት 1…
- #**** ፓኬት 8 በመላክ ላይ…
- #**** የተቀበለው ፓኬት 2…
- #**** ፓኬት 9 በመላክ ላይ…
- #**** የተቀበለው ፓኬት 3…
- #**** ፓኬት 10 በመላክ ላይ…
- #**** የተቀበለው ፓኬት 4…
- #**** የተቀበለው ፓኬት 5…
- #**** የተቀበለው ፓኬት 6…
- #**** የተቀበለው ፓኬት 7…
- #**** የተቀበለው ፓኬት 8…
- #**** የተቀበለው ፓኬት 9…
- #**** የተቀበለው ፓኬት 10…
ተዛማጅ መረጃ
ዲዛይኑን ማስመሰል Example Testbench በገጽ 7 ላይ
የሃርድዌር ሙከራ
በሃርድዌር ንድፍ ውስጥ ለምሳሌampየአይፒ ኮርን በውስጣዊ ተከታታይ loopback ሁነታ ፕሮግራም ማድረግ እና በተቀባዩ በኩል ወደ ኋላ በሚዞረው የማስተላለፊያ በኩል ትራፊክ መፍጠር ይችላሉ።
ዝቅተኛ የቆይታ ጊዜ E-Tile 40G ኤተርኔት IP ሃርድዌር ንድፍ Example የከፍተኛ ደረጃ እገዳ ንድፍ
ዝቅተኛው Latency E-Tile 40G የኤተርኔት ሃርድዌር ንድፍ ምሳሌample የሚከተሉትን አካላት ያካትታል:
- ዝቅተኛ መዘግየት ኢ-ሰድር 40G ኢተርኔት Intel FPGA IP ኮር.
- የአይፒ ኮር ፕሮግራሚንግ ፣ እና ፓኬት ማመንጨት እና ማረጋገጥን የሚያስተባብር የደንበኛ አመክንዮ።
- IOPLL 100 ሜኸ ሰአት ከ50 ሜኸር የግቤት ሰአት ወደ ሃርድዌር ዲዛይን የቀድሞ ለማመንጨትampለ.
- JTAG ከIntel System Console ጋር የሚገናኝ መቆጣጠሪያ። በSystem Console በኩል ከደንበኛው አመክንዮ ጋር ይገናኛሉ።
ንድፉን ለመፈተሽ በቀረበው ተዛማጅ የመረጃ ማገናኛ ላይ ሂደቱን ይከተሉampበተመረጠው ሃርድዌር ውስጥ.
ተዛማጅ መረጃ
- ዝቅተኛ መዘግየት E-Tile 40G Ethernet Intel FPGA IP ዲዛይን በሃርድዌር በገጽ 9 መሞከር
- በስርዓት ኮንሶል ዲዛይኖችን መተንተን እና ማረም
የውስጥ Loopback ሙከራ
የውስጥ loopback ሙከራን ለማከናወን እነዚህን ደረጃዎች ያሂዱ፡-
- ስርዓቱን ዳግም ያስጀምሩ።
sys_ዳግመኛ_ዲጂታል_አናሎግ - የሰዓት ድግግሞሽ እና የPHY ሁኔታን አሳይ።
chkphy_ሁኔታ - የውስጥ loopback ሙከራን ያብሩ።
loop_ላይ - የሰዓት ድግግሞሽ እና የPHY ሁኔታን አሳይ። rx_clk ወደ 312.5 MHz እና ተቀናብሯል።
rx_pcs_ready ወደ 1 ተቀናብሯል።
chkphy_ሁኔታ - የፓኬት ጀነሬተርን ይጀምሩ.
ጀምር_pkt_gen - የፓኬት ማመንጫውን ያቁሙ.
stop_pkt_gen - Review የሚተላለፉ እና የተቀበሉት እሽጎች ብዛት.
chkmac_stats - የውስጥ loopback ሙከራን ያጥፉ።
ምልልስ_ጠፍቷል።
የውጪ Loopback ሙከራ
የውጫዊ loopback ሙከራን ለማከናወን እነዚህን ደረጃዎች ያሂዱ፡-
- ስርዓቱን ዳግም ያስጀምሩ።
sys_ዳግመኛ_ዲጂታል_አናሎግ - የሰዓት ድግግሞሽ እና የPHY ሁኔታን አሳይ። rx_clk ወደ 312.5 MHz እና ተቀናብሯል።
rx_pcs_ready ወደ 1. chkphy_status ተቀናብሯል። - የፓኬት ጀነሬተርን ይጀምሩ.
ጀምር_pkt_gen - የፓኬት ማመንጫውን ያቁሙ.
stop_pkt_gen - Review የሚተላለፉ እና የተቀበሉት እሽጎች ብዛት.
chkmac_stats
ዝቅተኛ መዘግየት ኢ-ሰድር 40G የኤተርኔት ንድፍ Example ይመዘገባል
ዝቅተኛ የቆይታ ጊዜ E-Tile 40G የኤተርኔት ሃርድዌር ንድፍ Exampካርታ ይመዝገቡ
ለሃርድዌር ዲዛይን የቀድሞ የማህደረ ትውስታ ካርታ መመዝገቢያ ክልሎችን ይዘረዝራል።ampለ. እነዚህን መዝገቦች በስርዓት ኮንሶል ውስጥ በ reg_read እና reg_write ተግባራት ያገኙታል።
| የቃል ማካካሻ | የመመዝገቢያ ዓይነት |
| 0x300-0x3FF | PHY ይመዘግባል |
| 0x400-0x4FF | TX MAC ይመዘግባል |
| 0x500-0x5FF | RX MAC ይመዘግባል |
| 0x800-0x8FF | የስታቲስቲክስ ቆጣሪ መዝገቦች - TX አቅጣጫ |
| 0x900-0x9FF | የስታቲስቲክስ ቆጣሪ መዝገቦች - RX አቅጣጫ |
| 0x1000-1016 | የፓኬት ደንበኛ መመዝገቢያ |
የፓኬት ደንበኛ መመዝገቢያዎች
ዝቅተኛ Latency E-Tile 40G የኤተርኔት ሃርድዌር ንድፍ ለምሳሌ ማበጀት ይችላሉ።ample በፕሮግራም ደንበኛው ይመዘግባል.
| ጨማሪ | ስም | ቢት | መግለጫ | የHW ዳግም ማስጀመር እሴት | መዳረሻ |
| 0x1008 | የፓኬት መጠን አዋቅር | [29:0] | የማስተላለፊያ ፓኬት መጠን በባይት ይግለጹ። እነዚህ ቢት የPKT_GEN_TX_CTRL መመዝገቢያ ጥገኞች አሏቸው።
• ቢት [29:16]፡ የፓኬቱን መጠን የላይኛውን ገደብ በባይት ይግለጹ። ይህ ለተጨማሪ ሁነታ ብቻ ነው የሚመለከተው። • ቢት [13:0]፡ - ለቋሚ ሁነታ፣ እነዚህ ቢትስ የማስተላለፊያ ፓኬት መጠን በባይት ይገልፃሉ። - ለመጨመሪያ ሁነታ፣ እነዚህ ቢትሶች ለአንድ ፓኬት የሚጨመሩትን ባይቶች ይገልጻሉ። |
0x25800040 | RW |
| 0x1009 | የፓኬት ቁጥር ቁጥጥር | [31:0] | ከፓኬት ጀነሬተር የሚተላለፉትን የፓኬቶች ብዛት ይግለጹ. | 0xA | RW |
| 0x1010 | PKT_GEN_TX_C TRL | [7:0] | • ቢት [0]፡ የተያዘ።
• ቢት [1]፡ የፓኬት ጀነሬተር ቢትን ያሰናክላል። የፓኬት ጄነሬተርን ለማጥፋት ይህን ቢት ወደ 1 እሴት ያቀናብሩት እና የፓኬት ጀነሬተርን ለማብራት ወደ 0 እሴት እንደገና ያስጀምሩት። • ቢት [2]፡ የተያዘ። • ቢት [3]፡ IP core በ MAC loopback ሁነታ ላይ ከሆነ 1 ዋጋ አለው፤ የፓኬት ደንበኛው የፓኬት ማመንጫውን ከተጠቀመ 0 ዋጋ አለው. |
0x6 | RW |
| ቀጠለ… | |||||
| ጨማሪ | ስም | ቢት | መግለጫ | የHW ዳግም ማስጀመር እሴት | መዳረሻ |
| • ቢት [5:4]፡
- 00: የዘፈቀደ ሁነታ - 01: ቋሚ ሁነታ - 10: የመጨመር ሁነታ • ቢት [6]፡ ይህን ቢት ወደ 1 0x1009 መመዝገቢያ ለመጠቀም ፓኬት ጀነሬተርን ለማጥፋት በተወሰነ የፓኬቶች ብዛት ላይ በመመስረት ያዘጋጁት። ያለበለዚያ ቢት [1] የPKT_GEN_TX_CTRL መመዝገቢያ የፓኬት ጀነሬተርን ለማጥፋት ይጠቅማል። • ቢት [7]፡ - 1: በፓኬቶች መካከል ያለ ክፍተት ለመተላለፍ. - 0: በፓኬቶች መካከል በዘፈቀደ ክፍተት ለማስተላለፍ. |
|||||
| 0x1011 | የመድረሻ አድራሻ ዝቅተኛ 32 ቢት | [31:0] | የመድረሻ አድራሻ (ከታች 32 ቢት) | 0x56780ADD | RW |
| 0x1012 | የመድረሻ አድራሻ የላይኛው 16 ቢት | [15:0] | የመድረሻ አድራሻ (ከላይ 16 ቢት) | 0x1234 | RW |
| 0x1013 | የምንጭ አድራሻ ዝቅተኛ 32 ቢት | [31:0] | የምንጭ አድራሻ (ከታች 32 ቢት) | 0x43210ADD | RW |
| 0x1014 | የምንጭ አድራሻ ከፍተኛ 16 ቢት | [15:0] | የምንጭ አድራሻ (ከላይ 16 ቢት) | 0x8765 | RW |
| 0x1016 | PKT_CL_LOOPB ACK_RESET | [0] | የ MAC loopback ዳግም ማስጀመር። ንድፉን እንደገና ለማስጀመር ወደ 1 እሴት ያቀናብሩ example MAC loopback. | 1'b0 | RW |
ተዛማጅ መረጃ
ዝቅተኛ የቆይታ ጊዜ ኢ-ሰድር 40G የኤተርኔት ቁጥጥር እና የሁኔታ መመዝገቢያ መግለጫዎች ዝቅተኛ መዘግየት E-Tile 40G Ethernet IP core መመዝገቢያዎችን ይገልጻል።
ንድፍ Exampየ በይነገጽ ምልክቶች
ዝቅተኛው Latency E-Tile 40G Ethernet testbench ራሱን የቻለ እና ምንም አይነት የግቤት ሲግናሎች እንዲነዱ አይፈልግም።
ዝቅተኛ የቆይታ ጊዜ E-Tile 40G የኤተርኔት ሃርድዌር ንድፍ Exampየ በይነገጽ ምልክቶች
| ሲግናል | አቅጣጫ | አስተያየቶች |
|
clk50 |
ግቤት |
ይህ ሰዓት በቦርዱ oscillator ይንቀሳቀሳል.
• በ Intel Stratix 50 ሰሌዳ ላይ በ10 ሜኸዝ ያሽከርክሩ። • በIntel Agilex ሰሌዳ ላይ በ100 MHz ያሽከርክሩ። የሃርድዌር ንድፍ ለምሳሌample ይህን ሰዓት በመሳሪያው ላይ ወደ IOPLL ግቤት ያደርሰዋል እና IOPLL ን በውስጥ 100 ሜኸር ሰአት እንዲነዳ ያዋቅረዋል። |
| clk_ማጣቀሻ | ግቤት | በ156.25 ሜኸር ያሽከርክሩ። |
| ቀጠለ… | ||
| ሲግናል | አቅጣጫ | አስተያየቶች |
|
ሲፒዩ_ዳግም ማስጀመር |
ግቤት |
የአይፒ ኮርን እንደገና ያስጀምራል። ንቁ ዝቅተኛ። ዓለም አቀፉን የሃርድ ዳግም ማስጀመሪያ csr_reset_n ወደ IP ኮር ይነዳል። |
| tx_serial[3:0] | ውፅዓት | Transceiver PHY የውጤት ተከታታይ ውሂብ። |
| rx_serial[3:0] | ግቤት | የ Transceiver PHY የግቤት ተከታታይ ውሂብ። |
|
ተጠቃሚ_ሊድ[7:0] |
ውፅዓት |
የሁኔታ ምልክቶች የሃርድዌር ንድፍ ለምሳሌample እነዚህን ቢትስ በዒላማው ሰሌዳ ላይ ኤልኢዲዎችን ለመንዳት ያገናኛል። የግለሰብ ቢትስ የሚከተሉትን የሲግናል እሴቶች እና የሰዓት ባህሪ ያንፀባርቃል፡
• [0]፡ ወደ IP ኮር ዋና ዳግም ማስጀመሪያ ምልክት • [1]፡ የተከፋፈለ የ clk_ref ስሪት • [2]፡ የተከፋፈለ የ clk50 ስሪት • [3]፡ የተከፋፈለው የ100 MHz ሁኔታ ሰዓት • [4]፡ tx_lanes_stable • [5]፡ rx_block_lock • [6]፡ rx_am_lock • [7]፡ rx_pcs_ዝግጁ |
ተዛማጅ መረጃ
በይነገጾች እና የሲግናል መግለጫዎች የዝቅተኛ መዘግየት ኢ-ቲል 40ጂ ኢተርኔት IP ኮር ሲግናሎች እና የሚመለከታቸው በይነገጾች ዝርዝር መግለጫዎችን ያቀርባል።
ዝቅተኛ መዘግየት ኢ-ሰድር 40G ኢተርኔት Intel FPGA IP Archives
የአይፒ ኮር ስሪት ካልተዘረዘረ፣ ለቀዳሚው የአይፒ ኮር ስሪት የተጠቃሚ መመሪያ ተግባራዊ ይሆናል።
| ኢንቴል ኳርትስ ዋና ስሪት | የአይፒ ኮር ስሪት | የተጠቃሚ መመሪያ |
| 20.1 | 19.1.0 | ዝቅተኛ መዘግየት ኢ-ሰድር 40G የኤተርኔት ንድፍ Example የተጠቃሚ መመሪያ |
የሰነድ ማሻሻያ ታሪክ ለዝቅተኛ መዘግየት E-tile 40G ኢተርኔት ዲዛይን Example የተጠቃሚ መመሪያ
| የሰነድ ሥሪት | ኢንቴል ኳርትስ ዋና ስሪት | የአይፒ ስሪት | ለውጦች |
| 2020.06.22 | 20.2 | 20.0.0 | ለIntel Agilex መሳሪያዎች የመሳሪያ ድጋፍ ታክሏል። |
| 2020.04.13 | 20.1 | 19.1.0 | የመጀመሪያ ልቀት። |
ኢንቴል ኮርፖሬሽን. መብቱ በህግ የተጠበቀ ነው. ኢንቴል፣ የኢንቴል አርማ እና ሌሎች የኢንቴል ምልክቶች የኢንቴል ኮርፖሬሽን ወይም የስርጭቱ የንግድ ምልክቶች ናቸው። ኢንቴል የኤፍፒጂኤ እና ሴሚኮንዳክተር ምርቶቹን በIntel መደበኛ ዋስትና መሰረት ለአሁኑ ዝርዝር መግለጫዎች ዋስትና ይሰጣል፣ነገር ግን በማናቸውም ምርቶች እና አገልግሎቶች ላይ ያለማሳወቂያ በማንኛውም ጊዜ ለውጦችን የማድረግ መብቱ የተጠበቀ ነው። ኢንቴል በዚህ ውስጥ የተገለጸውን ማንኛውንም መረጃ፣ ምርት ወይም አገልግሎት ከመተግበሩ ወይም ከመጠቀሙ የተነሳ ምንም አይነት ሃላፊነት ወይም ተጠያቂነት አይወስድም። የኢንቴል ደንበኞች በማናቸውም የታተመ መረጃ ላይ ከመታመንዎ በፊት እና ለምርቶች ወይም አገልግሎቶች ትዕዛዝ ከማቅረባቸው በፊት የቅርብ ጊዜውን የመሳሪያ ዝርዝር መግለጫዎችን እንዲያገኙ ይመከራሉ። ሌሎች ስሞች እና የንግድ ምልክቶች እንደ ሌሎች ንብረት ሊጠየቁ ይችላሉ።
ሰነዶች / መርጃዎች
 |
intel Low Latency E-Tile 40G ኢተርኔት ኢንቴል FPGA IP ንድፍ Example [pdf] የተጠቃሚ መመሪያ ዝቅተኛ መዘግየት ኢ-ሰድር 40G ኢተርኔት ኢንቴል FPGA IP ንድፍ Example፣ ዝቅተኛ መዘግየት፣ ኢ-Tile 40G ኢተርኔት ኢንቴል FPGA አይፒ ዲዛይን Example, Intel FPGA IP ንድፍ Example, IP ንድፍ Example |
